OMAP3: Move sr32() function to not duplicate code
[x-loader-sniper.git] / board / omap3430sdp / omap3430sdp.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25 #include <common.h>
26 #include <command.h>
27 #include <part.h>
28 #include <fat.h>
29 #include <asm/arch/cpu.h>
30 #include <asm/arch/bits.h>
31 #include <asm/arch/mux.h>
32 #include <asm/arch/sys_proto.h>
33 #include <asm/arch/sys_info.h>
34 #include <asm/arch/clocks.h>
35 #include <asm/arch/mem.h>
36
37 /* Used to index into DPLL parameter tables */
38 struct dpll_param {
39         unsigned int m;
40         unsigned int n;
41         unsigned int fsel;
42         unsigned int m2;
43 };
44
45 typedef struct dpll_param dpll_param;
46
47 #define MAX_SIL_INDEX   3
48
49 /* Following functions are exported from lowlevel_init.S */
50 extern dpll_param * get_mpu_dpll_param();
51 extern dpll_param * get_iva_dpll_param();
52 extern dpll_param * get_core_dpll_param();
53 extern dpll_param * get_per_dpll_param();
54
55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
59
60 /*******************************************************
61  * Routine: delay
62  * Description: spinning delay to use before udelay works
63  ******************************************************/
64 static inline void delay(unsigned long loops)
65 {
66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
67                           "bne 1b":"=r" (loops):"0"(loops));
68 }
69
70 /*****************************************
71  * Routine: board_init
72  * Description: Early hardware init.
73  *****************************************/
74 int board_init (void)
75 {
76         return 0;
77 }
78
79 /******************************************
80  * cpu_is_3410(void) - returns true for 3410
81  ******************************************/
82 u32 cpu_is_3410(void)
83 {
84         int status;
85         if(get_cpu_rev() < CPU_3430_ES2) {
86                 return 0;
87         } else {
88                 /* read scalability status and return 1 for 3410*/
89                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
90                 /* Check whether MPU frequency is set to 266 MHz which
91                  * is nominal for 3410. If yes return true else false
92                  */
93                 if (((status >> 8) & 0x3) == 0x2)
94                         return 1;
95                 else
96                         return 0;
97         }
98 }
99
100 /*********************************************************************
101  * wait_on_value() - common routine to allow waiting for changes in
102  *   volatile regs.
103  *********************************************************************/
104 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
105 {
106         u32 i = 0, val;
107         do {
108                 ++i;
109                 val = __raw_readl(read_addr) & read_bit_mask;
110                 if (val == match_value)
111                         return (1);
112                 if (i == bound)
113                         return (0);
114         } while (1);
115 }
116
117 #ifdef CFG_3430SDRAM_DDR
118 /*********************************************************************
119  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
120  *********************************************************************/
121 void config_3430sdram_ddr(void)
122 {
123         /* reset sdrc controller */
124         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
125         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
126         __raw_writel(0, SDRC_SYSCONFIG);
127
128         /* setup sdrc to ball mux */
129         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
130
131         /* set mdcfg */
132         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
133
134         /* set timing */
135         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
136         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
137         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
138
139         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
140         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
141         delay(5000);
142         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
143         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
144         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
145
146         /* set mr0 */
147         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
148
149         /* set up dll */
150         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
151         delay(0x2000);  /* give time to lock */
152
153 }
154 #endif // CFG_3430SDRAM_DDR
155
156 /*************************************************************
157  * get_sys_clk_speed - determine reference oscillator speed
158  *  based on known 32kHz clock and gptimer.
159  *************************************************************/
160 u32 get_osc_clk_speed(void)
161 {
162         u32 start, cstart, cend, cdiff, val;
163
164         val = __raw_readl(PRM_CLKSRC_CTRL);
165         /* If SYS_CLK is being divided by 2, remove for now */
166         val = (val & (~BIT7)) | BIT6;
167         __raw_writel(val, PRM_CLKSRC_CTRL);
168
169         /* enable timer2 */
170         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
171         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
172
173         /* Enable I and F Clocks for GPT1 */
174         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
175         __raw_writel(val, CM_ICLKEN_WKUP);
176         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
177         __raw_writel(val, CM_FCLKEN_WKUP);
178
179         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
180         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
181         /* enable 32kHz source *//* enabled out of reset */
182         /* determine sys_clk via gauging */
183
184         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
185         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
186         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
187         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
188         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
189         cdiff = cend - cstart;                          /* get elapsed ticks */
190
191         /* based on number of ticks assign speed */
192         if (cdiff > 19000)
193                 return (S38_4M);
194         else if (cdiff > 15200)
195                 return (S26M);
196         else if (cdiff > 13000)
197                 return (S24M);
198         else if (cdiff > 9000)
199                 return (S19_2M);
200         else if (cdiff > 7600)
201                 return (S13M);
202         else
203                 return (S12M);
204 }
205
206 /******************************************************************************
207  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
208  *   -- input oscillator clock frequency.
209  *
210  *****************************************************************************/
211 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
212 {
213         if(osc_clk == S38_4M)
214                 *sys_clkin_sel=  4;
215         else if(osc_clk == S26M)
216                 *sys_clkin_sel = 3;
217         else if(osc_clk == S19_2M)
218                 *sys_clkin_sel = 2;
219         else if(osc_clk == S13M)
220                 *sys_clkin_sel = 1;
221         else if(osc_clk == S12M)
222                 *sys_clkin_sel = 0;
223 }
224
225 /******************************************************************************
226  * prcm_init() - inits clocks for PRCM as defined in clocks.h
227  *   -- called from SRAM, or Flash (using temp SRAM stack).
228  *****************************************************************************/
229 void prcm_init(void)
230 {
231         u32 osc_clk=0, sys_clkin_sel;
232         dpll_param *dpll_param_p;
233         u32 clk_index, sil_index;
234
235         /* Gauge the input clock speed and find out the sys_clkin_sel
236          * value corresponding to the input clock.
237          */
238         osc_clk = get_osc_clk_speed();
239         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
240
241         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
242
243         /* If the input clock is greater than 19.2M always divide/2 */
244         if(sys_clkin_sel > 2) {
245                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
246                 clk_index = sys_clkin_sel/2;
247         } else {
248                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
249                 clk_index = sys_clkin_sel;
250         }
251
252         /* The DPLL tables are defined according to sysclk value and
253          * silicon revision. The clk_index value will be used to get
254          * the values for that input sysclk from the DPLL param table
255          * and sil_index will get the values for that SysClk for the
256          * appropriate silicon rev.
257          */
258         if(cpu_is_3410())
259                 sil_index = 2;
260         else {
261                 if(get_cpu_rev() == CPU_3430_ES1)
262                         sil_index = 0;
263                 else if(get_cpu_rev() == CPU_3430_ES2)
264                         sil_index = 1;
265         }       
266
267         /* Unlock MPU DPLL (slows things down, and needed later) */
268         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
269         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
270
271         /* Getting the base address of Core DPLL param table*/
272         dpll_param_p = (dpll_param *)get_core_dpll_param();
273         /* Moving it to the right sysclk and ES rev base */
274         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
275         /* CORE DPLL */
276         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
277         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
278         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
279         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
280         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
281         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
282         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
283         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
284         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
285         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
286         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
287         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
288         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
289         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
290         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
291         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
292         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
293
294         /* Getting the base address to PER  DPLL param table*/
295         dpll_param_p = (dpll_param *)get_per_dpll_param();
296         /* Moving it to the right sysclk base */
297         dpll_param_p = dpll_param_p + clk_index;
298         /* PER DPLL */
299         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
300         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
301         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
302         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
303         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
304         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
305         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
306         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
307         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
308         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
309         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
310         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
311
312         /* Getting the base address to MPU DPLL param table*/
313         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
314         /* Moving it to the right sysclk and ES rev base */
315         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
316         /* MPU DPLL (unlocked already) */
317         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
318         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
319         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
320         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
321         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
322         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
323
324         /* Getting the base address to IVA DPLL param table*/
325         dpll_param_p = (dpll_param *)get_iva_dpll_param();
326         /* Moving it to the right sysclk and ES rev base */
327         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
328         /* IVA DPLL (set to 12*20=240MHz) */
329         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
330         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
331         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
332         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
333         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
334         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
335         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
336         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
337
338         /* Set up GPTimers to sys_clk source only */
339         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
340         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
341
342         delay(5000);
343 }
344
345 /*****************************************
346  * Routine: secure_unlock
347  * Description: Setup security registers for access
348  * (GP Device only)
349  *****************************************/
350 void secure_unlock(void)
351 {
352         /* Permission values for registers -Full fledged permissions to all */
353         #define UNLOCK_1 0xFFFFFFFF
354         #define UNLOCK_2 0x00000000
355         #define UNLOCK_3 0x0000FFFF
356         /* Protection Module Register Target APE (PM_RT)*/
357         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
358         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
359         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
360         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
361
362         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
363         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
364         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
365
366         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
367         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
368         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
369         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
370
371         /* IVA Changes */
372         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
373         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
374         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
375
376         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
377 }
378
379 /**********************************************************
380  * Routine: try_unlock_sram()
381  * Description: If chip is GP type, unlock the SRAM for
382  *  general use.
383  ***********************************************************/
384 void try_unlock_memory(void)
385 {
386         int mode;
387
388         /* if GP device unlock device SRAM for general use */
389         /* secure code breaks for Secure/Emulation device - HS/E/T*/
390         mode = get_device_type();
391         if (mode == GP_DEVICE) {
392                 secure_unlock();
393         }
394         return;
395 }
396
397 /**********************************************************
398  * Routine: s_init
399  * Description: Does early system init of muxing and clocks.
400  * - Called at time when only stack is available.
401  **********************************************************/
402
403 void s_init(void)
404 {
405         watchdog_init();
406 #ifdef CONFIG_3430_AS_3410
407         /* setup the scalability control register for 
408          * 3430 to work in 3410 mode
409          */
410         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
411 #endif
412         try_unlock_memory();
413         set_muxconf_regs();
414         delay(100);
415         prcm_init();
416         per_clocks_enable();
417         config_3430sdram_ddr();
418 }
419
420 /*******************************************************
421  * Routine: misc_init_r
422  * Description: Init ethernet (done here so udelay works)
423  ********************************************************/
424 int misc_init_r (void)
425 {
426         return(0);
427 }
428
429 /******************************************************
430  * Routine: wait_for_command_complete
431  * Description: Wait for posting to finish on watchdog
432  ******************************************************/
433 void wait_for_command_complete(unsigned int wd_base)
434 {
435         int pending = 1;
436         do {
437                 pending = __raw_readl(wd_base + WWPS);
438         } while (pending);
439 }
440
441 /****************************************
442  * Routine: watchdog_init
443  * Description: Shut down watch dogs
444  *****************************************/
445 void watchdog_init(void)
446 {
447         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
448          * either taken care of by ROM (HS/EMU) or not accessible (GP).
449          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
450          * should not be running and does not generate a PRCM reset.
451          */
452         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
453         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
454         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
455
456         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
457         wait_for_command_complete(WD2_BASE);
458         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
459 }
460
461 /**********************************************
462  * Routine: dram_init
463  * Description: sets uboots idea of sdram size
464  **********************************************/
465 int dram_init (void)
466 {
467         return 0;
468 }
469
470 /*****************************************************************
471  * Routine: peripheral_enable
472  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
473  ******************************************************************/
474 void per_clocks_enable(void)
475 {
476         /* Enable GP2 timer. */
477         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
478         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
479         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
480
481 #ifdef CFG_NS16550
482         /* Enable UART1 clocks */
483         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
484         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
485 #endif
486         delay(1000);
487 }
488
489 /* Set MUX for UART, GPMC, SDRC, GPIO */
490
491 #define         MUX_VAL(OFFSET,VALUE)\
492                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
493
494 #define         CP(x)   (CONTROL_PADCONF_##x)
495 /*
496  * IEN  - Input Enable
497  * IDIS - Input Disable
498  * PTD  - Pull type Down
499  * PTU  - Pull type Up
500  * DIS  - Pull type selection is inactive
501  * EN   - Pull type selection is active
502  * M0   - Mode 0
503  * The commented string gives the final mux configuration for that pin
504  */
505 #define MUX_DEFAULT()\
506         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
507         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
508         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
509         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
510         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
511         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
512         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
513         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
514         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
515         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
516         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
517         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
518         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
519         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
520         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
521         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
522         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
523         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
524         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
525         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
526         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
527         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
528         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
529         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
530         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
531         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
532         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
533         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
534         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
535         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
536         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
537         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
538         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
539         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
540         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
541         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
542         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
543         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
544         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
545         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
546         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
547         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
548         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
549         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
550         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
551         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
552         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
553         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
554         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
555         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
556         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
557         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
558         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
559         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
560         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
561         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
562         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
563         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
564         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
565         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
566         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
567         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
568         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
569         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
570         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
571         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
572         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
573         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
574         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
575         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
576         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
577         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
578         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
579         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
580         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
581         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
582         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
583         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
584         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
585         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
586         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
587         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
588         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
589         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
590         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
591         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
592         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
593         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
594         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
595         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
596         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
597         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
598         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
599         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
600         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
601         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
602         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
603         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
604         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
605         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
606         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
607         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
608         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
609         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
610         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
611         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
612         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
613         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
614         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
615         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
616         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
617         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
618         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
619         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
620         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
621         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
622         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
623         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
624
625 /**********************************************************
626  * Routine: set_muxconf_regs
627  * Description: Setting up the configuration Mux registers
628  *              specific to the hardware. Many pins need
629  *              to be moved from protect to primary mode.
630  *********************************************************/
631 void set_muxconf_regs(void)
632 {
633         MUX_DEFAULT();
634 }
635
636 /**********************************************************
637  * Routine: nand+_init
638  * Description: Set up nand for nand and jffs2 commands
639  *********************************************************/
640 int nand_init(void)
641 {
642         /* global settings */
643         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
644         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
645         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
646 #ifdef CFG_NAND
647         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
648 #endif
649
650         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
651          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
652          *  We configure only GPMC CS0 with required values. Configiring other devices
653          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
654          */
655         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
656         delay(1000);
657
658 #ifdef CFG_NAND
659         __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
660         __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
661         __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
662         __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
663         __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
664         __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
665
666 #else /* CFG_ONENAND */
667         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
668         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
669         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
670         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
671         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
672         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
673 #endif
674
675         /* Enable the GPMC Mapping */
676         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
677                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
678                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
679         delay(2000);
680 #if defined(CFG_NAND)
681         if (nand_chip()){
682 #ifdef CFG_PRINTF
683                 printf("Unsupported Chip!\n");
684 #endif
685                 return 1;
686         }
687 #elif defined(CFG_ONENAND)
688         if (onenand_chip()){
689 #ifdef CFG_PRINTF
690                 printf("OneNAND Unsupported !\n");
691 #endif
692                 return 1;
693         }
694 #endif
695         return 0;
696 }
697
698 #ifdef CFG_CMD_FAT
699 typedef int (mmc_boot_addr) (void);
700 int mmc_boot(void)
701 {
702        long size, i;
703        unsigned long offset = CFG_LOADADDR;
704        unsigned long count;
705        char buf[12];
706        block_dev_desc_t *dev_desc = NULL;
707        int dev = 0;
708        int part = 1;
709        char *ep;
710        unsigned char ret = 0;
711
712        printf("Starting X-loader on MMC \n");
713
714        ret = mmc_init(1);
715        if(ret == 0){
716                printf("\n MMC init failed \n");
717                return 0;
718        }
719
720        dev_desc = mmc_get_dev(0);
721        fat_register_device(dev_desc, 1);
722        size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
723        if (size == -1) {
724                return 0;
725        }
726        printf("\n%ld Bytes Read from MMC \n", size);
727
728        printf("Starting OS Bootloader from MMC...\n");
729
730        ((mmc_boot_addr *) CFG_LOADADDR) ();
731
732        return 0;
733 }
734 #endif
735
736 /* optionally do something like blinking LED */
737 void board_hang (void)
738 { while (0) {};}