board/omap3530beagle/omap3530beagle.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <command.h>
  28 #include <part.h>
  29 #include <fat.h>
  30 #include <asm/arch/cpu.h>
  31 #include <asm/arch/bits.h>
  32 #include <asm/arch/mux.h>
  33 #include <asm/arch/gpio.h>
  34 #include <asm/arch/sys_proto.h>
  35 #include <asm/arch/sys_info.h>
  36 #include <asm/arch/clocks.h>
  37 #include <asm/arch/mem.h>
  38
  39 /* params for XM */
  40 #define CORE_DPLL_PARAM_M2      0x09
  41 #define CORE_DPLL_PARAM_M       0x360
  42 #define CORE_DPLL_PARAM_N       0xC
  43
  44 /* BeagleBoard revisions */
  45 #define REVISION_AXBX           0x7
  46 #define REVISION_CX             0x6
  47 #define REVISION_C4             0x5
  48 #define REVISION_XM             0x0
  49
  50 /* Used to index into DPLL parameter tables */
  51 struct dpll_param {
  52         unsigned int m;
  53         unsigned int n;
  54         unsigned int fsel;
  55         unsigned int m2;
  56 };
  57
  58 typedef struct dpll_param dpll_param;
  59
  60 /* Following functions are exported from lowlevel_init.S */
  61 extern dpll_param *get_mpu_dpll_param();
  62 extern dpll_param *get_iva_dpll_param();
  63 extern dpll_param *get_core_dpll_param();
  64 extern dpll_param *get_per_dpll_param();
  65
  66 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  67 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  68 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  69 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  70
  71 /*******************************************************
  72  * Routine: delay
  73  * Description: spinning delay to use before udelay works
  74  ******************************************************/
  75 static inline void delay(unsigned long loops)
  76 {
  77         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  78                           "bne 1b":"=r" (loops):"0"(loops));
  79 }
  80
  81 void udelay (unsigned long usecs) {
  82         delay(usecs);
  83 }
  84
  85 /*****************************************
  86  * Routine: board_init
  87  * Description: Early hardware init.
  88  *****************************************/
  89 int board_init(void)
  90 {
  91         return 0;
  92 }
  93
  94 /*************************************************************
  95  * Routine: get_mem_type(void) - returns the kind of memory connected
  96  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  97  *************************************************************/
  98 u32 get_mem_type(void)
  99 {
 100
 101         if (beagle_revision() == REVISION_XM)
 102                 return GPMC_NONE;
 103
 104         u32   mem_type = get_sysboot_value();
 105         switch (mem_type) {
 106         case 0:
 107         case 2:
 108         case 4:
 109         case 16:
 110         case 22:
 111                 return GPMC_ONENAND;
 112
 113         case 1:
 114         case 12:
 115         case 15:
 116         case 21:
 117         case 27:
 118                 return GPMC_NAND;
 119
 120         case 3:
 121         case 6:
 122                 return MMC_ONENAND;
 123
 124         case 8:
 125         case 11:
 126         case 14:
 127         case 20:
 128         case 26:
 129                 return GPMC_MDOC;
 130
 131         case 17:
 132         case 18:
 133         case 24:
 134                 return MMC_NAND;
 135
 136         case 7:
 137         case 10:
 138         case 13:
 139         case 19:
 140         case 25:
 141         default:
 142                 return GPMC_NOR;
 143         }
 144 }
 145
 146 /******************************************
 147  * cpu_is_3410(void) - returns true for 3410
 148  ******************************************/
 149 u32 cpu_is_3410(void)
 150 {
 151         int status;
 152         if (get_cpu_rev() < CPU_3430_ES2) {
 153                 return 0;
 154         } else {
 155                 /* read scalability status and return 1 for 3410*/
 156                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 157                 /* Check whether MPU frequency is set to 266 MHz which
 158                  * is nominal for 3410. If yes return true else false
 159                  */
 160                 if (((status >> 8) & 0x3) == 0x2)
 161                         return 1;
 162                 else
 163                         return 0;
 164         }
 165 }
 166
 167 /******************************************
 168  * beagle_identify
 169  * Description: Detect if we are running on a Beagle revision Ax/Bx,
 170  *              C1/2/3, C4 or D. This can be done by reading
 171  *              the level of GPIO173, GPIO172 and GPIO171. This should
 172  *              result in
 173  *              GPIO173, GPIO172, GPIO171: 1 1 1 => Ax/Bx
 174  *              GPIO173, GPIO172, GPIO171: 1 1 0 => C1/2/3
 175  *              GPIO173, GPIO172, GPIO171: 1 0 1 => C4
 176  *              GPIO173, GPIO172, GPIO171: 0 0 0 => XM
 177  *              default                          => XM
 178  ******************************************/
 179 int beagle_revision(void)
 180 {
 181         int rev;
 182
 183         omap_request_gpio(171);
 184         omap_request_gpio(172);
 185         omap_request_gpio(173);
 186         omap_set_gpio_direction(171, 1);
 187         omap_set_gpio_direction(172, 1);
 188         omap_set_gpio_direction(173, 1);
 189
 190         rev = omap_get_gpio_datain(173) << 2 |
 191                 omap_get_gpio_datain(172) << 1 |
 192                 omap_get_gpio_datain(171);
 193
 194         /* Default newer board revisions to XM */
 195         switch(rev) {
 196         case REVISION_AXBX:
 197         case REVISION_CX:
 198         case REVISION_C4:
 199                 break;
 200         case REVISION_XM:
 201         default:
 202                 rev = REVISION_XM;
 203         }
 204
 205         omap_free_gpio(171);
 206         omap_free_gpio(172);
 207         omap_free_gpio(173);
 208
 209         return rev;
 210 }
 211
 212 /*********************************************************************
 213  * wait_on_value() - common routine to allow waiting for changes in
 214  *   volatile regs.
 215  *********************************************************************/
 216 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 217 {
 218         u32 i = 0, val;
 219         do {
 220                 ++i;
 221                 val = __raw_readl(read_addr) & read_bit_mask;
 222                 if (val == match_value)
 223                         return 1;
 224                 if (i == bound)
 225                         return 0;
 226         } while (1);
 227 }
 228
 229 #ifdef CFG_3430SDRAM_DDR
 230
 231 #define MICRON_DDR      0
 232 #define NUMONYX_MCP     1
 233 int identify_xm_ddr()
 234 {
 235         int     mfr, id;
 236
 237         __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 238         __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 239         __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 240         __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 241         __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 242         __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 243
 244         /* Enable the GPMC Mapping */
 245         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 246                              ((NAND_BASE_ADR>>24) & 0x3F) |
 247                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 248         delay(2000);
 249
 250         nand_readid(&mfr, &id);
 251         if (mfr == 0)
 252                 return MICRON_DDR;
 253         if ((mfr == 0x20) && (id == 0xba))
 254                 return NUMONYX_MCP;
 255 }
 256 /*********************************************************************
 257  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 258  *********************************************************************/
 259 void config_3430sdram_ddr(void)
 260 {
 261         /* reset sdrc controller */
 262         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 263         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 264         __raw_writel(0, SDRC_SYSCONFIG);
 265
 266         /* setup sdrc to ball mux */
 267         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 268
 269         switch(beagle_revision()) {
 270         case REVISION_C4:
 271                 if (identify_xm_ddr() == NUMONYX_MCP) {
 272                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 273                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 274                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 275                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 276                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 277                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 278                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 279                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 280                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 281                 } else {
 282                         __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 283                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 284                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 285                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 286                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 287                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 288                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 289                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 290                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 291                 }
 292                 break;
 293         case REVISION_XM:
 294                 if (identify_xm_ddr() == MICRON_DDR) {
 295                         __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 296                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 297                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 298                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
 299                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
 300                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
 301                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
 302                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
 303                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
 304                 } else {
 305                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
 306                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
 307                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
 308                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 309                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 310                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 311                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 312                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 313                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 314                 }
 315                 break;
 316         default:
 317                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 318                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 319                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 320                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 321                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 322                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 323                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 324                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 325                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 326         }
 327
 328         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 329
 330         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 331         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 332         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 333
 334         delay(5000);
 335
 336         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 337         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 338
 339         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 340         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 341
 342         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 343         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 344
 345         /* set mr0 */
 346         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 347         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 348
 349         /* set up dll */
 350         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 351         delay(0x2000);  /* give time to lock */
 352
 353 }
 354 #endif /* CFG_3430SDRAM_DDR */
 355
 356 /*************************************************************
 357  * get_sys_clk_speed - determine reference oscillator speed
 358  *  based on known 32kHz clock and gptimer.
 359  *************************************************************/
 360 u32 get_osc_clk_speed(void)
 361 {
 362         u32 start, cstart, cend, cdiff, cdiv, val;
 363
 364         val = __raw_readl(PRM_CLKSRC_CTRL);
 365
 366         if (val & SYSCLKDIV_2)
 367                 cdiv = 2;
 368         else
 369                 cdiv = 1;
 370
 371         /* enable timer2 */
 372         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 373         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 374
 375         /* Enable I and F Clocks for GPT1 */
 376         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 377         __raw_writel(val, CM_ICLKEN_WKUP);
 378         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 379         __raw_writel(val, CM_FCLKEN_WKUP);
 380
 381         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 382         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 383         /* enable 32kHz source */
 384         /* enabled out of reset */
 385         /* determine sys_clk via gauging */
 386
 387         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 388         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
 389         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 390         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
 391         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 392         cdiff = cend - cstart;  /* get elapsed ticks */
 393         cdiff *= cdiv;
 394
 395         /* based on number of ticks assign speed */
 396         if (cdiff > 19000)
 397                 return S38_4M;
 398         else if (cdiff > 15200)
 399                 return S26M;
 400         else if (cdiff > 13000)
 401                 return S24M;
 402         else if (cdiff > 9000)
 403                 return S19_2M;
 404         else if (cdiff > 7600)
 405                 return S13M;
 406         else
 407                 return S12M;
 408 }
 409
 410 /******************************************************************************
 411  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 412  *   -- input oscillator clock frequency.
 413  *
 414  *****************************************************************************/
 415 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 416 {
 417         if (osc_clk == S38_4M)
 418                 *sys_clkin_sel = 4;
 419         else if (osc_clk == S26M)
 420                 *sys_clkin_sel = 3;
 421         else if (osc_clk == S19_2M)
 422                 *sys_clkin_sel = 2;
 423         else if (osc_clk == S13M)
 424                 *sys_clkin_sel = 1;
 425         else if (osc_clk == S12M)
 426                 *sys_clkin_sel = 0;
 427 }
 428
 429 /******************************************************************************
 430  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 431  *   -- called from SRAM, or Flash (using temp SRAM stack).
 432  *****************************************************************************/
 433 void prcm_init(void)
 434 {
 435         u32 osc_clk = 0, sys_clkin_sel;
 436         dpll_param *dpll_param_p;
 437         u32 clk_index, sil_index;
 438
 439         /* Gauge the input clock speed and find out the sys_clkin_sel
 440          * value corresponding to the input clock.
 441          */
 442         osc_clk = get_osc_clk_speed();
 443         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 444
 445         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 446
 447         /* If the input clock is greater than 19.2M always divide/2 */
 448         if (sys_clkin_sel > 2) {
 449                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 450                 clk_index = sys_clkin_sel / 2;
 451         } else {
 452                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 453                 clk_index = sys_clkin_sel;
 454         }
 455
 456         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 457
 458         /* The DPLL tables are defined according to sysclk value and
 459          * silicon revision. The clk_index value will be used to get
 460          * the values for that input sysclk from the DPLL param table
 461          * and sil_index will get the values for that SysClk for the
 462          * appropriate silicon rev.
 463          */
 464         sil_index = get_cpu_rev() - 1;
 465
 466         /* Unlock MPU DPLL (slows things down, and needed later) */
 467         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 468         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 469
 470         /* Getting the base address of Core DPLL param table */
 471         dpll_param_p = (dpll_param *) get_core_dpll_param();
 472         /* Moving it to the right sysclk and ES rev base */
 473         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 474         /* CORE DPLL */
 475         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 476         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 477         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 478
 479          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 480         work. write another value and then default value. */
 481         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 482         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 483         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 484         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 485         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 486         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 487         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 488         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 489         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 490         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 491         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 492         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 493         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 494         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 495         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 496
 497         /* Getting the base address to PER  DPLL param table */
 498         dpll_param_p = (dpll_param *) get_per_dpll_param();
 499         /* Moving it to the right sysclk base */
 500         dpll_param_p = dpll_param_p + clk_index;
 501         /* PER DPLL */
 502         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 503         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 504         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 505         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 506         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 507         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 508
 509         if (beagle_revision() == REVISION_XM) {
 510                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
 511                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
 512                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
 513         } else {
 514                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 515                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 516                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 517         }
 518
 519         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 520         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 521         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 522
 523         /* Getting the base address to MPU DPLL param table */
 524         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 525
 526         /* Moving it to the right sysclk and ES rev base */
 527         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 528
 529         /* MPU DPLL (unlocked already) */
 530         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 531         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 532         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 533         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 534         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 535         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 536
 537         /* Getting the base address to IVA DPLL param table */
 538         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 539         /* Moving it to the right sysclk and ES rev base */
 540         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 541         /* IVA DPLL (set to 12*20=240MHz) */
 542         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 543         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 544         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 545         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 546         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 547         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 548         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 549         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 550
 551         /* Set up GPTimers to sys_clk source only */
 552         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 553         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 554
 555         delay(5000);
 556 }
 557
 558 /*****************************************
 559  * Routine: secure_unlock
 560  * Description: Setup security registers for access
 561  * (GP Device only)
 562  *****************************************/
 563 void secure_unlock(void)
 564 {
 565         /* Permission values for registers -Full fledged permissions to all */
 566 #define UNLOCK_1 0xFFFFFFFF
 567 #define UNLOCK_2 0x00000000
 568 #define UNLOCK_3 0x0000FFFF
 569         /* Protection Module Register Target APE (PM_RT) */
 570         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 571         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 572         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 573         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 574
 575         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 576         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 577         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 578
 579         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 580         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 581         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 582         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 583
 584         /* IVA Changes */
 585         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 586         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 587         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 588
 589         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
 590 }
 591
 592 /**********************************************************
 593  * Routine: try_unlock_sram()
 594  * Description: If chip is GP type, unlock the SRAM for
 595  *  general use.
 596  ***********************************************************/
 597 void try_unlock_memory(void)
 598 {
 599         int mode;
 600
 601         /* if GP device unlock device SRAM for general use */
 602         /* secure code breaks for Secure/Emulation device - HS/E/T */
 603         mode = get_device_type();
 604         if (mode == GP_DEVICE)
 605                 secure_unlock();
 606         return;
 607 }
 608
 609 /**********************************************************
 610  * Routine: s_init
 611  * Description: Does early system init of muxing and clocks.
 612  * - Called at time when only stack is available.
 613  **********************************************************/
 614
 615 void s_init(void)
 616 {
 617         watchdog_init();
 618 #ifdef CONFIG_3430_AS_3410
 619         /* setup the scalability control register for
 620          * 3430 to work in 3410 mode
 621          */
 622         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 623 #endif
 624         try_unlock_memory();
 625         set_muxconf_regs();
 626         delay(100);
 627         per_clocks_enable();
 628         prcm_init();
 629         config_3430sdram_ddr();
 630 }
 631
 632 /*******************************************************
 633  * Routine: misc_init_r
 634  * Description: Init ethernet (done here so udelay works)
 635  ********************************************************/
 636 int misc_init_r(void)
 637 {
 638         int rev;
 639
 640         rev = beagle_revision();
 641         switch (rev) {
 642         case REVISION_AXBX:
 643                 printf("Beagle Rev Ax/Bx\n");
 644                 break;
 645         case REVISION_CX:
 646                 printf("Beagle Rev C1/C2/C3\n");
 647                 break;
 648         case REVISION_C4:
 649                 if (identify_xm_ddr() == NUMONYX_MCP)
 650                         printf("Beagle Rev C4 from Special Computing\n");
 651                 else
 652                         printf("Beagle Rev C4\n");
 653                 break;
 654         case REVISION_XM:
 655                 printf("Beagle xM\n");
 656                 break;
 657         default:
 658                 printf("Beagle unknown 0x%02x\n", rev);
 659         }
 660
 661         return 0;
 662 }
 663
 664 /******************************************************
 665  * Routine: wait_for_command_complete
 666  * Description: Wait for posting to finish on watchdog
 667  ******************************************************/
 668 void wait_for_command_complete(unsigned int wd_base)
 669 {
 670         int pending = 1;
 671         do {
 672                 pending = __raw_readl(wd_base + WWPS);
 673         } while (pending);
 674 }
 675
 676 /****************************************
 677  * Routine: watchdog_init
 678  * Description: Shut down watch dogs
 679  *****************************************/
 680 void watchdog_init(void)
 681 {
 682         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 683          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 684          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 685          * should not be running and does not generate a PRCM reset.
 686          */
 687         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 688         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 689         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
 690
 691         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 692         wait_for_command_complete(WD2_BASE);
 693         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 694 }
 695
 696 /**********************************************
 697  * Routine: dram_init
 698  * Description: sets uboots idea of sdram size
 699  **********************************************/
 700 int dram_init(void)
 701 {
 702         return 0;
 703 }
 704
 705 /*****************************************************************
 706  * Routine: peripheral_enable
 707  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 708  ******************************************************************/
 709 void per_clocks_enable(void)
 710 {
 711         /* Enable GP2 timer. */
 712         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 713         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 714         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 715
 716 #ifdef CFG_NS16550
 717         /* UART1 clocks */
 718         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 719         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 720
 721         /* UART 3 Clocks */
 722         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 723         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 724
 725 #endif
 726
 727 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 728         /* Turn on all 3 I2C clocks */
 729         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 730         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 731 #endif
 732
 733         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 734         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 735
 736         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 737         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 738         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 739         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 740         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 741         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 742         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 743         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 744         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 745         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 746         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 747         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 748
 749         /* Enable GPIO 5 & GPIO 6 clocks */
 750         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
 751         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
 752
 753         delay(1000);
 754 }
 755
 756 /* Set MUX for UART, GPMC, SDRC, GPIO */
 757
 758 #define         MUX_VAL(OFFSET,VALUE)\
 759                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 760
 761 #define         CP(x)   (CONTROL_PADCONF_##x)
 762 /*
 763  * IEN  - Input Enable
 764  * IDIS - Input Disable
 765  * PTD  - Pull type Down
 766  * PTU  - Pull type Up
 767  * DIS  - Pull type selection is inactive
 768  * EN   - Pull type selection is active
 769  * M0   - Mode 0
 770  * The commented string gives the final mux configuration for that pin
 771  */
 772 #define MUX_DEFAULT()\
 773         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 774         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 775         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 776         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 777         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 778         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 779         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 780         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 781         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 782         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 783         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 784         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 785         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 786         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 787         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 788         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 789         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 790         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 791         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 792         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 793         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 794         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 795         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 796         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 797         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 798         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 799         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 800         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 801         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 802         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 803         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 804         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 805         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 806         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 807         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 808         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 809         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 810         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 811         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 812         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 813         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 814         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 815         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 816         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 817         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 818         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 819         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 820         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 821         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 822         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 823         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 824         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 825         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 826         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 827         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 828         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 829         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 830         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 831         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 832         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 833         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 834         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 835         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 836         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 837         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 838         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 839         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 840         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 841         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
 842         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
 843         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
 844         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 845         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 846         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 847         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 848         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 849         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
 850         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 851         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 852         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 853         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
 854         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
 855         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 856         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 857         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 858         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 859         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 860         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 861         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 862         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 863         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 864         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 865         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 866         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
 867         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
 868         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
 869         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
 870         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 871         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
 872         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
 873         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 874         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 875         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 876         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 877         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 878         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 879         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 880         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 881         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 882         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 883         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 884         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 885         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 886         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
 887         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
 888         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
 889         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 890         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 891         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 892         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 893         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 894         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 895         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 896         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 897         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 898         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 899         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 900         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 901         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 902         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 903         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 904         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 905         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 906         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 907         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 908         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 909         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 910         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 911         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 912         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 913         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 914         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
 915         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
 916         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
 917
 918 /**********************************************************
 919  * Routine: set_muxconf_regs
 920  * Description: Setting up the configuration Mux registers
 921  *              specific to the hardware. Many pins need
 922  *              to be moved from protect to primary mode.
 923  *********************************************************/
 924 void set_muxconf_regs(void)
 925 {
 926         MUX_DEFAULT();
 927 }
 928
 929 /**********************************************************
 930  * Routine: nand+_init
 931  * Description: Set up nand for nand and jffs2 commands
 932  *********************************************************/
 933
 934 int nand_init(void)
 935 {
 936         /* global settings */
 937         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 938         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 939         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 940
 941         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
 942          *  We configure only GPMC CS0 with required values. Configiring other devices
 943          *  at other CS is done in u-boot. So we don't have to bother doing it here.
 944          */
 945         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 946         delay(1000);
 947
 948 #ifdef CFG_NAND_K9F1G08R0A
 949         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
 950                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 951                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 952                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 953                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 954                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 955                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 956
 957                 /* Enable the GPMC Mapping */
 958                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 959                              ((NAND_BASE_ADR>>24) & 0x3F) |
 960                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 961                 delay(2000);
 962
 963                 if (nand_chip()) {
 964 #ifdef CFG_PRINTF
 965                         printf("Unsupported Chip!\n");
 966 #endif
 967                         return 1;
 968                 }
 969         }
 970 #endif
 971
 972 #ifdef CFG_ONENAND
 973         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
 974                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 975                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 976                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 977                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 978                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 979                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 980
 981                 /* Enable the GPMC Mapping */
 982                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 983                              ((ONENAND_BASE>>24) & 0x3F) |
 984                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 985                 delay(2000);
 986
 987                 if (onenand_chip()) {
 988 #ifdef CFG_PRINTF
 989                         printf("OneNAND Unsupported !\n");
 990 #endif
 991                         return 1;
 992                 }
 993         }
 994 #endif
 995         return 0;
 996 }
 997
 998 #define DEBUG_LED1                      149     /* gpio */
 999 #define DEBUG_LED2                      150     /* gpio */
1000
1001 void blinkLEDs()
1002 {
1003         void *p;
1004
1005         /* Alternately turn the LEDs on and off */
1006         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
1007         while (1) {
1008                 /* turn LED1 on and LED2 off */
1009                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
1010                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
1011
1012                 /* delay for a while */
1013                 delay(1000);
1014
1015                 /* turn LED1 off and LED2 on */
1016                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
1017                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
1018
1019                 /* delay for a while */
1020                 delay(1000);
1021         }
1022 }
1023
1024 /* optionally do something like blinking LED */
1025 void board_hang(void)
1026 {
1027         while (1)
1028                 blinkLEDs();
1029 }
1030
1031 /******************************************************************************
1032  * Dummy function to handle errors for EABI incompatibility
1033  *****************************************************************************/
1034 void raise(void)
1035 {
1036 }
1037
1038 /******************************************************************************
1039  * Dummy function to handle errors for EABI incompatibility
1040  *****************************************************************************/
1041 void abort(void)
1042 {
1043 }