board/omap3evm/omap3evm.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 /* Following functions are exported from lowlevel_init.S */
  48 extern dpll_param * get_mpu_dpll_param();
  49 extern dpll_param * get_iva_dpll_param();
  50 extern dpll_param * get_core_dpll_param();
  51 extern dpll_param * get_per_dpll_param();
  52
  53 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  54 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  55 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  56 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  57
  58 /*******************************************************
  59  * Routine: delay
  60  * Description: spinning delay to use before udelay works
  61  ******************************************************/
  62 static inline void delay(unsigned long loops)
  63 {
  64         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  65                           "bne 1b":"=r" (loops):"0"(loops));
  66 }
  67
  68 void udelay (unsigned long usecs) {
  69         delay(usecs);
  70 }
  71
  72 /*****************************************
  73  * Routine: board_init
  74  * Description: Early hardware init.
  75  *****************************************/
  76 int board_init (void)
  77 {
  78         return 0;
  79 }
  80
  81 /*************************************************************
  82  * Routine: get_mem_type(void) - returns the kind of memory connected
  83  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  84  *************************************************************/
  85 u32 get_mem_type(void)
  86 {
  87         u32   mem_type = get_sysboot_value();
  88         switch (mem_type){
  89             case 0:
  90             case 2:
  91             case 4:
  92             case 16:
  93             case 22:    return GPMC_ONENAND;
  94
  95             case 1:
  96             case 12:
  97             case 15:
  98             case 21:
  99             case 27:    return GPMC_NAND;
 100
 101             case 3:
 102             case 6:     return MMC_ONENAND;
 103
 104             case 8:
 105             case 11:
 106             case 14:
 107             case 20:
 108             case 26:    return GPMC_MDOC;
 109
 110             case 17:
 111             case 18:
 112             case 24:    return MMC_NAND;
 113
 114             case 7:
 115             case 10:
 116             case 13:
 117             case 19:
 118             case 25:
 119             default:    return GPMC_NOR;
 120         }
 121 }
 122
 123 /******************************************
 124  * cpu_is_3410(void) - returns true for 3410
 125  ******************************************/
 126 u32 cpu_is_3410(void)
 127 {
 128         int status;
 129         if(get_cpu_rev() < CPU_3430_ES2) {
 130                 return 0;
 131         } else {
 132                 /* read scalability status and return 1 for 3410*/
 133                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 134                 /* Check whether MPU frequency is set to 266 MHz which
 135                  * is nominal for 3410. If yes return true else false
 136                  */
 137                 if (((status >> 8) & 0x3) == 0x2)
 138                         return 1;
 139                 else
 140                         return 0;
 141         }
 142 }
 143
 144 /*****************************************************************
 145  * sr32 - clear & set a value in a bit range for a 32 bit address
 146  *****************************************************************/
 147 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 148 {
 149         u32 tmp, msk = 0;
 150         msk = 1 << num_bits;
 151         --msk;
 152         tmp = __raw_readl(addr) & ~(msk << start_bit);
 153         tmp |=  value << start_bit;
 154         __raw_writel(tmp, addr);
 155 }
 156
 157 /*********************************************************************
 158  * wait_on_value() - common routine to allow waiting for changes in
 159  *   volatile regs.
 160  *********************************************************************/
 161 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 162 {
 163         u32 i = 0, val;
 164         do {
 165                 ++i;
 166                 val = __raw_readl(read_addr) & read_bit_mask;
 167                 if (val == match_value)
 168                         return (1);
 169                 if (i == bound)
 170                         return (0);
 171         } while (1);
 172 }
 173
 174 #ifdef CFG_3430SDRAM_DDR
 175 /*********************************************************************
 176  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 177  *********************************************************************/
 178 void config_3430sdram_ddr(void)
 179 {
 180         /* reset sdrc controller */
 181         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 182         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 183         __raw_writel(0, SDRC_SYSCONFIG);
 184
 185         /* setup sdrc to ball mux */
 186         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 187
 188         /* set mdcfg */
 189         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 190
 191         /* set timing */
 192         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 193                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 194                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 195         }
 196         if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
 197                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 198                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 199         }
 200
 201         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 202         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 203
 204         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 205         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 206         delay(5000);
 207         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 208         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 209         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 210
 211         /* set mr0 */
 212         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 213
 214         /* set up dll */
 215         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 216         delay(0x2000);  /* give time to lock */
 217
 218 }
 219 #endif // CFG_3430SDRAM_DDR
 220
 221 /*************************************************************
 222  * get_sys_clk_speed - determine reference oscillator speed
 223  *  based on known 32kHz clock and gptimer.
 224  *************************************************************/
 225 u32 get_osc_clk_speed(void)
 226 {
 227         u32 start, cstart, cend, cdiff, val;
 228
 229         val = __raw_readl(PRM_CLKSRC_CTRL);
 230         /* If SYS_CLK is being divided by 2, remove for now */
 231         val = (val & (~BIT7)) | BIT6;
 232         __raw_writel(val, PRM_CLKSRC_CTRL);
 233
 234         /* enable timer2 */
 235         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 236         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 237
 238         /* Enable I and F Clocks for GPT1 */
 239         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 240         __raw_writel(val, CM_ICLKEN_WKUP);
 241         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 242         __raw_writel(val, CM_FCLKEN_WKUP);
 243
 244         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 245         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 246         /* enable 32kHz source *//* enabled out of reset */
 247         /* determine sys_clk via gauging */
 248
 249         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 250         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 251         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 252         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 253         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 254         cdiff = cend - cstart;                          /* get elapsed ticks */
 255
 256         /* based on number of ticks assign speed */
 257         if (cdiff > 19000)
 258                 return (S38_4M);
 259         else if (cdiff > 15200)
 260                 return (S26M);
 261         else if (cdiff > 13000)
 262                 return (S24M);
 263         else if (cdiff > 9000)
 264                 return (S19_2M);
 265         else if (cdiff > 7600)
 266                 return (S13M);
 267         else
 268                 return (S12M);
 269 }
 270
 271 /******************************************************************************
 272  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 273  *   -- input oscillator clock frequency.
 274  *
 275  *****************************************************************************/
 276 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 277 {
 278         if(osc_clk == S38_4M)
 279                 *sys_clkin_sel=  4;
 280         else if(osc_clk == S26M)
 281                 *sys_clkin_sel = 3;
 282         else if(osc_clk == S19_2M)
 283                 *sys_clkin_sel = 2;
 284         else if(osc_clk == S13M)
 285                 *sys_clkin_sel = 1;
 286         else if(osc_clk == S12M)
 287                 *sys_clkin_sel = 0;
 288 }
 289
 290 /******************************************************************************
 291  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 292  *   -- called from SRAM, or Flash (using temp SRAM stack).
 293  *****************************************************************************/
 294 void prcm_init(void)
 295 {
 296         u32 osc_clk=0, sys_clkin_sel;
 297         dpll_param *dpll_param_p;
 298         u32 clk_index, sil_index;
 299
 300         /* Gauge the input clock speed and find out the sys_clkin_sel
 301          * value corresponding to the input clock.
 302          */
 303         osc_clk = get_osc_clk_speed();
 304         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 305
 306         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 307
 308         /* If the input clock is greater than 19.2M always divide/2 */
 309         if(sys_clkin_sel > 2) {
 310                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 311                 clk_index = sys_clkin_sel/2;
 312         } else {
 313                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 314                 clk_index = sys_clkin_sel;
 315         }
 316
 317         /* The DPLL tables are defined according to sysclk value and
 318          * silicon revision. The clk_index value will be used to get
 319          * the values for that input sysclk from the DPLL param table
 320          * and sil_index will get the values for that SysClk for the
 321          * appropriate silicon rev.
 322          */
 323         sil_index = get_cpu_rev() - 1;
 324
 325         /* Unlock MPU DPLL (slows things down, and needed later) */
 326         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 327         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 328
 329         /* Getting the base address of Core DPLL param table*/
 330         dpll_param_p = (dpll_param *)get_core_dpll_param();
 331         /* Moving it to the right sysclk and ES rev base */
 332         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 333         /* CORE DPLL */
 334         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 335         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 336         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 337         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 338         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 339         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 340         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 341         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 342         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 343         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 344         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 345         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 346         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 347         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 348         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 349         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 350         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 351
 352         /* Getting the base address to PER  DPLL param table*/
 353         dpll_param_p = (dpll_param *)get_per_dpll_param();
 354         /* Moving it to the right sysclk base */
 355         dpll_param_p = dpll_param_p + clk_index;
 356         /* PER DPLL */
 357         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 358         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 359         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 360         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 361         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 362         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 363         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 364         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 365         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 366         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 367         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 368         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 369
 370         /* Getting the base address to MPU DPLL param table*/
 371         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 372         /* Moving it to the right sysclk and ES rev base */
 373         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 374         /* MPU DPLL (unlocked already) */
 375         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 376         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 377         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 378         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 379         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 380         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 381
 382         /* Getting the base address to IVA DPLL param table*/
 383         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 384         /* Moving it to the right sysclk and ES rev base */
 385         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 386         /* IVA DPLL (set to 12*20=240MHz) */
 387         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 388         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 389         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 390         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 391         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 392         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 393         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 394         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 395
 396         /* Set up GPTimers to sys_clk source only */
 397         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 398         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 399
 400         delay(5000);
 401 }
 402
 403 /*****************************************
 404  * Routine: secure_unlock
 405  * Description: Setup security registers for access
 406  * (GP Device only)
 407  *****************************************/
 408 void secure_unlock(void)
 409 {
 410         /* Permission values for registers -Full fledged permissions to all */
 411         #define UNLOCK_1 0xFFFFFFFF
 412         #define UNLOCK_2 0x00000000
 413         #define UNLOCK_3 0x0000FFFF
 414         /* Protection Module Register Target APE (PM_RT)*/
 415         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 416         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 417         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 418         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 419
 420         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 421         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 422         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 423
 424         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 425         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 426         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 427         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 428
 429         /* IVA Changes */
 430         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 431         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 432         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 433
 434         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 435 }
 436
 437 /**********************************************************
 438  * Routine: try_unlock_sram()
 439  * Description: If chip is GP type, unlock the SRAM for
 440  *  general use.
 441  ***********************************************************/
 442 void try_unlock_memory(void)
 443 {
 444         int mode;
 445
 446         /* if GP device unlock device SRAM for general use */
 447         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 448         mode = get_device_type();
 449         if (mode == GP_DEVICE) {
 450                 secure_unlock();
 451         }
 452         return;
 453 }
 454
 455 /**********************************************************
 456  * Routine: s_init
 457  * Description: Does early system init of muxing and clocks.
 458  * - Called at time when only stack is available.
 459  **********************************************************/
 460
 461 void s_init(void)
 462 {
 463         watchdog_init();
 464 #ifdef CONFIG_3430_AS_3410
 465         /* setup the scalability control register for
 466          * 3430 to work in 3410 mode
 467          */
 468         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 469 #endif
 470         try_unlock_memory();
 471         set_muxconf_regs();
 472         delay(100);
 473         prcm_init();
 474         per_clocks_enable();
 475         config_3430sdram_ddr();
 476 }
 477
 478 /*******************************************************
 479  * Routine: misc_init_r
 480  * Description: Init ethernet (done here so udelay works)
 481  ********************************************************/
 482 int misc_init_r (void)
 483 {
 484         return(0);
 485 }
 486
 487 /******************************************************
 488  * Routine: wait_for_command_complete
 489  * Description: Wait for posting to finish on watchdog
 490  ******************************************************/
 491 void wait_for_command_complete(unsigned int wd_base)
 492 {
 493         int pending = 1;
 494         do {
 495                 pending = __raw_readl(wd_base + WWPS);
 496         } while (pending);
 497 }
 498
 499 /****************************************
 500  * Routine: watchdog_init
 501  * Description: Shut down watch dogs
 502  *****************************************/
 503 void watchdog_init(void)
 504 {
 505         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 506          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 507          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 508          * should not be running and does not generate a PRCM reset.
 509          */
 510         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 511         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 512         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 513
 514         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 515         wait_for_command_complete(WD2_BASE);
 516         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 517 }
 518
 519 /**********************************************
 520  * Routine: dram_init
 521  * Description: sets uboots idea of sdram size
 522  **********************************************/
 523 int dram_init (void)
 524 {
 525         return 0;
 526 }
 527
 528 /*****************************************************************
 529  * Routine: peripheral_enable
 530  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 531  ******************************************************************/
 532 void per_clocks_enable(void)
 533 {
 534         /* Enable GP2 timer. */
 535         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 536         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 537         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 538
 539 #ifdef CFG_NS16550
 540         /* Enable UART1 clocks */
 541         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 542         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 543 #endif
 544         delay(1000);
 545 }
 546
 547 /* Set MUX for UART, GPMC, SDRC, GPIO */
 548
 549 #define         MUX_VAL(OFFSET,VALUE)\
 550                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 551
 552 #define         CP(x)   (CONTROL_PADCONF_##x)
 553 /*
 554  * IEN  - Input Enable
 555  * IDIS - Input Disable
 556  * PTD  - Pull type Down
 557  * PTU  - Pull type Up
 558  * DIS  - Pull type selection is inactive
 559  * EN   - Pull type selection is active
 560  * M0   - Mode 0
 561  * The commented string gives the final mux configuration for that pin
 562  */
 563 #define MUX_DEFAULT()\
 564         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 565         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 566         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 567         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 568         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 569         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 570         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 571         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 572         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 573         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 574         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 575         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 576         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 577         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 578         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 579         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 580         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 581         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 582         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 583         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 584         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 585         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 586         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 587         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 588         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 589         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 590         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 591         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 592         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 593         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 594         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 595         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 596         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 597         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 598         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 599         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 600         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 601         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 602         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 603         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 604         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 605         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 606         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 607         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 608         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 609         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 610         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 611         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 612         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 613         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 614         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 615         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 616         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 617         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 618         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 619         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 620         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 621         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 622         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 623         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 624         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 625         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 626         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 627         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 628         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 629         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 630         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 631         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 632         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 633         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 634         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 635         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 636         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 637         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 638         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 639         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 640         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 641         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 642         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 643         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 644         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 645         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 646         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 647         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 648         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 649         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 650         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 651         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 652         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 653         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 654         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 655         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 656         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 657         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 658         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 659         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 660         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 661         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 662         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 663         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 664         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 665         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 666         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 667         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 668         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 669         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 670         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 671         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 672         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 673         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 674         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 675         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 676         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 677         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 678         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 679         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 680         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 681         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 682
 683 /**********************************************************
 684  * Routine: set_muxconf_regs
 685  * Description: Setting up the configuration Mux registers
 686  *              specific to the hardware. Many pins need
 687  *              to be moved from protect to primary mode.
 688  *********************************************************/
 689 void set_muxconf_regs(void)
 690 {
 691         MUX_DEFAULT();
 692 }
 693
 694 /**********************************************************
 695  * Routine: nand+_init
 696  * Description: Set up nand for nand and jffs2 commands
 697  *********************************************************/
 698
 699 int nand_init(void)
 700 {
 701         /* global settings */
 702         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 703         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 704         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 705
 706         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 707          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 708          *  We configure only GPMC CS0 with required values. Configiring other devices
 709          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 710          */
 711         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 712         delay(1000);
 713
 714         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
 715                 __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 716                 __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 717                 __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 718                 __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 719                 __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 720                 __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 721
 722                 /* Enable the GPMC Mapping */
 723                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 724                              ((NAND_BASE_ADR>>24) & 0x3F) |
 725                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 726                 delay(2000);
 727
 728                 if (nand_chip()){
 729 #ifdef CFG_PRINTF
 730                         printf("Unsupported Chip!\n");
 731 #endif
 732                         return 1;
 733                 }
 734
 735         }
 736
 737         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 738                 __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 739                 __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 740                 __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 741                 __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 742                 __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 743                 __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 744
 745                 /* Enable the GPMC Mapping */
 746                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 747                              ((ONENAND_BASE>>24) & 0x3F) |
 748                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 749                 delay(2000);
 750
 751                 if (onenand_chip()){
 752 #ifdef CFG_PRINTF
 753                         printf("OneNAND Unsupported !\n");
 754 #endif
 755                         return 1;
 756                 }
 757         }
 758         return 0;
 759 }
 760
 761 /* optionally do something like blinking LED */
 762 void board_hang (void)
 763 { while (0) {};}
 764
 765 /******************************************************************************
 766  * Dummy function to handle errors for EABI incompatibility
 767  *****************************************************************************/
 768 void raise(void)
 769 {
 770 }
 771
 772 /******************************************************************************
 773  * Dummy function to handle errors for EABI incompatibility
 774  *****************************************************************************/
 775 void abort(void)
 776 {
 777 }