board/omap3evm/omap3evm.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <common.h>
  26 #include <command.h>
  27 #include <part.h>
  28 #include <fat.h>
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/bits.h>
  31 #include <asm/arch/mux.h>
  32 #include <asm/arch/sys_proto.h>
  33 #include <asm/arch/sys_info.h>
  34 #include <asm/arch/clocks.h>
  35 #include <asm/arch/mem.h>
  36
  37 /* Used to index into DPLL parameter tables */
  38 struct dpll_param {
  39         unsigned int m;
  40         unsigned int n;
  41         unsigned int fsel;
  42         unsigned int m2;
  43 };
  44
  45 typedef struct dpll_param dpll_param;
  46
  47 /* Following functions are exported from lowlevel_init.S */
  48 extern dpll_param * get_mpu_dpll_param();
  49 extern dpll_param * get_iva_dpll_param();
  50 extern dpll_param * get_core_dpll_param();
  51 extern dpll_param * get_per_dpll_param();
  52
  53 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
  54 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
  55 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
  56 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
  57
  58 /*******************************************************
  59  * Routine: delay
  60  * Description: spinning delay to use before udelay works
  61  ******************************************************/
  62 static inline void delay(unsigned long loops)
  63 {
  64         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  65                           "bne 1b":"=r" (loops):"0"(loops));
  66 }
  67
  68 void udelay (unsigned long usecs) {
  69         delay(usecs);
  70 }
  71
  72 /*****************************************
  73  * Routine: board_init
  74  * Description: Early hardware init.
  75  *****************************************/
  76 int board_init (void)
  77 {
  78         return 0;
  79 }
  80
  81 /*************************************************************
  82  * Routine: get_mem_type(void) - returns the kind of memory connected
  83  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
  84  *************************************************************/
  85 u32 get_mem_type(void)
  86 {
  87         u32   mem_type = get_sysboot_value();
  88         switch (mem_type){
  89             case 0:
  90             case 2:
  91             case 4:
  92             case 16:
  93             case 22:    return GPMC_ONENAND;
  94
  95             case 1:
  96             case 12:
  97             case 15:
  98             case 21:
  99             case 27:    return GPMC_NAND;
 100
 101             case 3:
 102             case 6:     return MMC_ONENAND;
 103
 104             case 8:
 105             case 11:
 106             case 14:
 107             case 20:
 108             case 26:    return GPMC_MDOC;
 109
 110             case 17:
 111             case 18:
 112             case 24:    return MMC_NAND;
 113
 114             case 7:
 115             case 10:
 116             case 13:
 117             case 19:
 118             case 25:
 119             default:    return GPMC_NOR;
 120         }
 121 }
 122
 123 /******************************************
 124  * cpu_is_3410(void) - returns true for 3410
 125  ******************************************/
 126 u32 cpu_is_3410(void)
 127 {
 128         int status;
 129         if(get_cpu_rev() < CPU_3430_ES2) {
 130                 return 0;
 131         } else {
 132                 /* read scalability status and return 1 for 3410*/
 133                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 134                 /* Check whether MPU frequency is set to 266 MHz which
 135                  * is nominal for 3410. If yes return true else false
 136                  */
 137                 if (((status >> 8) & 0x3) == 0x2)
 138                         return 1;
 139                 else
 140                         return 0;
 141         }
 142 }
 143
 144 /*********************************************************************
 145  * wait_on_value() - common routine to allow waiting for changes in
 146  *   volatile regs.
 147  *********************************************************************/
 148 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 149 {
 150         u32 i = 0, val;
 151         do {
 152                 ++i;
 153                 val = __raw_readl(read_addr) & read_bit_mask;
 154                 if (val == match_value)
 155                         return (1);
 156                 if (i == bound)
 157                         return (0);
 158         } while (1);
 159 }
 160
 161 #ifdef CFG_3430SDRAM_DDR
 162 /*********************************************************************
 163  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 164  *********************************************************************/
 165 void config_3430sdram_ddr(void)
 166 {
 167         /* reset sdrc controller */
 168         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 169         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 170         __raw_writel(0, SDRC_SYSCONFIG);
 171
 172         /* setup sdrc to ball mux */
 173         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 174
 175         /* set mdcfg */
 176         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 177
 178         /* set timing */
 179         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 180                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 181                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 182         }
 183         if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
 184                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
 185                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
 186         }
 187
 188         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 189         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 190
 191         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 192         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 193         delay(5000);
 194         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 195         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 196         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 197
 198         /* set mr0 */
 199         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 200
 201         /* set up dll */
 202         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 203         delay(0x2000);  /* give time to lock */
 204
 205 }
 206 #endif // CFG_3430SDRAM_DDR
 207
 208 /*************************************************************
 209  * get_sys_clk_speed - determine reference oscillator speed
 210  *  based on known 32kHz clock and gptimer.
 211  *************************************************************/
 212 u32 get_osc_clk_speed(void)
 213 {
 214         u32 start, cstart, cend, cdiff, val;
 215
 216         val = __raw_readl(PRM_CLKSRC_CTRL);
 217         /* If SYS_CLK is being divided by 2, remove for now */
 218         val = (val & (~BIT7)) | BIT6;
 219         __raw_writel(val, PRM_CLKSRC_CTRL);
 220
 221         /* enable timer2 */
 222         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 223         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 224
 225         /* Enable I and F Clocks for GPT1 */
 226         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 227         __raw_writel(val, CM_ICLKEN_WKUP);
 228         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 229         __raw_writel(val, CM_FCLKEN_WKUP);
 230
 231         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
 232         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 233         /* enable 32kHz source *//* enabled out of reset */
 234         /* determine sys_clk via gauging */
 235
 236         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 237         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 238         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 239         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 240         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 241         cdiff = cend - cstart;                          /* get elapsed ticks */
 242
 243         /* based on number of ticks assign speed */
 244         if (cdiff > 19000)
 245                 return (S38_4M);
 246         else if (cdiff > 15200)
 247                 return (S26M);
 248         else if (cdiff > 13000)
 249                 return (S24M);
 250         else if (cdiff > 9000)
 251                 return (S19_2M);
 252         else if (cdiff > 7600)
 253                 return (S13M);
 254         else
 255                 return (S12M);
 256 }
 257
 258 /******************************************************************************
 259  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 260  *   -- input oscillator clock frequency.
 261  *
 262  *****************************************************************************/
 263 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 264 {
 265         if(osc_clk == S38_4M)
 266                 *sys_clkin_sel=  4;
 267         else if(osc_clk == S26M)
 268                 *sys_clkin_sel = 3;
 269         else if(osc_clk == S19_2M)
 270                 *sys_clkin_sel = 2;
 271         else if(osc_clk == S13M)
 272                 *sys_clkin_sel = 1;
 273         else if(osc_clk == S12M)
 274                 *sys_clkin_sel = 0;
 275 }
 276
 277 /******************************************************************************
 278  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 279  *   -- called from SRAM, or Flash (using temp SRAM stack).
 280  *****************************************************************************/
 281 void prcm_init(void)
 282 {
 283         u32 osc_clk=0, sys_clkin_sel;
 284         dpll_param *dpll_param_p;
 285         u32 clk_index, sil_index;
 286
 287         /* Gauge the input clock speed and find out the sys_clkin_sel
 288          * value corresponding to the input clock.
 289          */
 290         osc_clk = get_osc_clk_speed();
 291         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 292
 293         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
 294
 295         /* If the input clock is greater than 19.2M always divide/2 */
 296         if(sys_clkin_sel > 2) {
 297                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
 298                 clk_index = sys_clkin_sel/2;
 299         } else {
 300                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
 301                 clk_index = sys_clkin_sel;
 302         }
 303
 304         /* The DPLL tables are defined according to sysclk value and
 305          * silicon revision. The clk_index value will be used to get
 306          * the values for that input sysclk from the DPLL param table
 307          * and sil_index will get the values for that SysClk for the
 308          * appropriate silicon rev.
 309          */
 310         sil_index = get_cpu_rev() - 1;
 311
 312         /* Unlock MPU DPLL (slows things down, and needed later) */
 313         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 314         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 315
 316         /* Getting the base address of Core DPLL param table*/
 317         dpll_param_p = (dpll_param *)get_core_dpll_param();
 318         /* Moving it to the right sysclk and ES rev base */
 319         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 320         /* CORE DPLL */
 321         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 322         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 323         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 324         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 325         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 326         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 327         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 328         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
 329         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 330         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 331         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 332         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 333         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
 334         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
 335         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 336         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
 337         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 338
 339         /* Getting the base address to PER  DPLL param table*/
 340         dpll_param_p = (dpll_param *)get_per_dpll_param();
 341         /* Moving it to the right sysclk base */
 342         dpll_param_p = dpll_param_p + clk_index;
 343         /* PER DPLL */
 344         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 345         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 346         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 347         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 348         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 349         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 350         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 351         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 352         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 353         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
 354         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 355         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 356
 357         /* Getting the base address to MPU DPLL param table*/
 358         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
 359         /* Moving it to the right sysclk and ES rev base */
 360         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 361         /* MPU DPLL (unlocked already) */
 362         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 363         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 364         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 365         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 366         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 367         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 368
 369         /* Getting the base address to IVA DPLL param table*/
 370         dpll_param_p = (dpll_param *)get_iva_dpll_param();
 371         /* Moving it to the right sysclk and ES rev base */
 372         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
 373         /* IVA DPLL (set to 12*20=240MHz) */
 374         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 375         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 376         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 377         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 378         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 379         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 380         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 381         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 382
 383         /* Set up GPTimers to sys_clk source only */
 384         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 385         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 386
 387         delay(5000);
 388 }
 389
 390 /*****************************************
 391  * Routine: secure_unlock
 392  * Description: Setup security registers for access
 393  * (GP Device only)
 394  *****************************************/
 395 void secure_unlock(void)
 396 {
 397         /* Permission values for registers -Full fledged permissions to all */
 398         #define UNLOCK_1 0xFFFFFFFF
 399         #define UNLOCK_2 0x00000000
 400         #define UNLOCK_3 0x0000FFFF
 401         /* Protection Module Register Target APE (PM_RT)*/
 402         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 403         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 404         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 405         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 406
 407         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 408         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 409         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 410
 411         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 412         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 413         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 414         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 415
 416         /* IVA Changes */
 417         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 418         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 419         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 420
 421         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 422 }
 423
 424 /**********************************************************
 425  * Routine: try_unlock_sram()
 426  * Description: If chip is GP type, unlock the SRAM for
 427  *  general use.
 428  ***********************************************************/
 429 void try_unlock_memory(void)
 430 {
 431         int mode;
 432
 433         /* if GP device unlock device SRAM for general use */
 434         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 435         mode = get_device_type();
 436         if (mode == GP_DEVICE) {
 437                 secure_unlock();
 438         }
 439         return;
 440 }
 441
 442 /**********************************************************
 443  * Routine: s_init
 444  * Description: Does early system init of muxing and clocks.
 445  * - Called at time when only stack is available.
 446  **********************************************************/
 447
 448 void s_init(void)
 449 {
 450         watchdog_init();
 451 #ifdef CONFIG_3430_AS_3410
 452         /* setup the scalability control register for
 453          * 3430 to work in 3410 mode
 454          */
 455         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
 456 #endif
 457         try_unlock_memory();
 458         set_muxconf_regs();
 459         delay(100);
 460         prcm_init();
 461         per_clocks_enable();
 462         config_3430sdram_ddr();
 463 }
 464
 465 /*******************************************************
 466  * Routine: misc_init_r
 467  * Description: Init ethernet (done here so udelay works)
 468  ********************************************************/
 469 int misc_init_r (void)
 470 {
 471         return(0);
 472 }
 473
 474 /******************************************************
 475  * Routine: wait_for_command_complete
 476  * Description: Wait for posting to finish on watchdog
 477  ******************************************************/
 478 void wait_for_command_complete(unsigned int wd_base)
 479 {
 480         int pending = 1;
 481         do {
 482                 pending = __raw_readl(wd_base + WWPS);
 483         } while (pending);
 484 }
 485
 486 /****************************************
 487  * Routine: watchdog_init
 488  * Description: Shut down watch dogs
 489  *****************************************/
 490 void watchdog_init(void)
 491 {
 492         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 493          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 494          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 495          * should not be running and does not generate a PRCM reset.
 496          */
 497         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 498         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 499         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 500
 501         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 502         wait_for_command_complete(WD2_BASE);
 503         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 504 }
 505
 506 /**********************************************
 507  * Routine: dram_init
 508  * Description: sets uboots idea of sdram size
 509  **********************************************/
 510 int dram_init (void)
 511 {
 512         return 0;
 513 }
 514
 515 /*****************************************************************
 516  * Routine: peripheral_enable
 517  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 518  ******************************************************************/
 519 void per_clocks_enable(void)
 520 {
 521         /* Enable GP2 timer. */
 522         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 523         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 524         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 525
 526 #ifdef CFG_NS16550
 527         /* Enable UART1 clocks */
 528         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 529         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 530 #endif
 531         delay(1000);
 532 }
 533
 534 /* Set MUX for UART, GPMC, SDRC, GPIO */
 535
 536 #define         MUX_VAL(OFFSET,VALUE)\
 537                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 538
 539 #define         CP(x)   (CONTROL_PADCONF_##x)
 540 /*
 541  * IEN  - Input Enable
 542  * IDIS - Input Disable
 543  * PTD  - Pull type Down
 544  * PTU  - Pull type Up
 545  * DIS  - Pull type selection is inactive
 546  * EN   - Pull type selection is active
 547  * M0   - Mode 0
 548  * The commented string gives the final mux configuration for that pin
 549  */
 550 #define MUX_DEFAULT()\
 551         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 552         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 553         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 554         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 555         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 556         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 557         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 558         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 559         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 560         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 561         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 562         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 563         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 564         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 565         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 566         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 567         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 568         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 569         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 570         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 571         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 572         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 573         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 574         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 575         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 576         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 577         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 578         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 579         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 580         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 581         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 582         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 583         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 584         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 585         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 586         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 587         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 588         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 589         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 590         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 591         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 592         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 593         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 594         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 595         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 596         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 597         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 598         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 599         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 600         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 601         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 602         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 603         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 604         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 605         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 606         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 607         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 608         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 609         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 610         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 611         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 612         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 613         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 614         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 615         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 616         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 617         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 618         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 619         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 620         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 621         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 622         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 623         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 624         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 625         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 626         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 627         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 628         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 629         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 630         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 631         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 632         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 633         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 634         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 635         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 636         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 637         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 638         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 639         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 640         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
 641         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
 642         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 643         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 644         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 645         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 646         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 647         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 648         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 649         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 650         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 651         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 652         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 653         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 654         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 655         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 656         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 657         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 658         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 659         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 660         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 661         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 662         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
 663         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
 664         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
 665         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
 666         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
 667         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
 668         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
 669
 670 /**********************************************************
 671  * Routine: set_muxconf_regs
 672  * Description: Setting up the configuration Mux registers
 673  *              specific to the hardware. Many pins need
 674  *              to be moved from protect to primary mode.
 675  *********************************************************/
 676 void set_muxconf_regs(void)
 677 {
 678         MUX_DEFAULT();
 679 }
 680
 681 /**********************************************************
 682  * Routine: nand+_init
 683  * Description: Set up nand for nand and jffs2 commands
 684  *********************************************************/
 685
 686 int nand_init(void)
 687 {
 688         /* global settings */
 689         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
 690         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
 691         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
 692
 693         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
 694          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
 695          *  We configure only GPMC CS0 with required values. Configiring other devices
 696          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
 697          */
 698         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
 699         delay(1000);
 700
 701         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
 702                 __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 703                 __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 704                 __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 705                 __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 706                 __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 707                 __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 708
 709                 /* Enable the GPMC Mapping */
 710                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 711                              ((NAND_BASE_ADR>>24) & 0x3F) |
 712                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 713                 delay(2000);
 714
 715                 if (nand_chip()){
 716 #ifdef CFG_PRINTF
 717                         printf("Unsupported Chip!\n");
 718 #endif
 719                         return 1;
 720                 }
 721
 722         }
 723
 724         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
 725                 __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
 726                 __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
 727                 __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
 728                 __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
 729                 __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
 730                 __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
 731
 732                 /* Enable the GPMC Mapping */
 733                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
 734                              ((ONENAND_BASE>>24) & 0x3F) |
 735                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
 736                 delay(2000);
 737
 738                 if (onenand_chip()){
 739 #ifdef CFG_PRINTF
 740                         printf("OneNAND Unsupported !\n");
 741 #endif
 742                         return 1;
 743                 }
 744         }
 745         return 0;
 746 }
 747
 748 /* optionally do something like blinking LED */
 749 void board_hang (void)
 750 { while (0) {};}
 751
 752 /******************************************************************************
 753  * Dummy function to handle errors for EABI incompatibility
 754  *****************************************************************************/
 755 void raise(void)
 756 {
 757 }
 758
 759 /******************************************************************************
 760  * Dummy function to handle errors for EABI incompatibility
 761  *****************************************************************************/
 762 void abort(void)
 763 {
 764 }