board/overo/overo.c

   1 /*
   2  * (C) Copyright 2006
   3  * Texas Instruments, <www.ti.com>
   4  * Jian Zhang <jzhang@ti.com>
   5  * Richard Woodruff <r-woodruff2@ti.com>
   6  *
   7  * Modified for overo
   8  * Steve Sakoman <steve@sakoman.com>
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <command.h>
  31 #include <part.h>
  32 #include <fat.h>
  33 #include <i2c.h>
  34 #include <asm/arch/cpu.h>
  35 #include <asm/arch/bits.h>
  36 #include <asm/arch/gpio.h>
  37 #include <asm/arch/mux.h>
  38 #include <asm/arch/sys_proto.h>
  39 #include <asm/arch/sys_info.h>
  40 #include <asm/arch/clocks.h>
  41 #include <asm/arch/mem.h>
  42
  43 /* params for 37XX */
  44 #define CORE_DPLL_PARAM_M2      0x09
  45 #define CORE_DPLL_PARAM_M       0x360
  46 #define CORE_DPLL_PARAM_N       0xC
  47
  48 /* Used to index into DPLL parameter tables */
  49 struct dpll_param {
  50         unsigned int m;
  51         unsigned int n;
  52         unsigned int fsel;
  53         unsigned int m2;
  54 };
  55
  56 typedef struct dpll_param dpll_param;
  57
  58 /* Following functions are exported from lowlevel_init.S */
  59 extern dpll_param *get_mpu_dpll_param();
  60 extern dpll_param *get_iva_dpll_param();
  61 extern dpll_param *get_core_dpll_param();
  62 extern dpll_param *get_per_dpll_param();
  63
  64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
  65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
  66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
  67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
  68
  69 static char *rev_s[CPU_3XX_MAX_REV] = {
  70                                 "1.0",
  71                                 "2.0",
  72                                 "2.1",
  73                                 "3.0",
  74                                 "3.1",
  75                                 "UNKNOWN",
  76                                 "UNKNOWN",
  77                                 "3.1.2"};
  78
  79 /*******************************************************
  80  * Routine: delay
  81  * Description: spinning delay to use before udelay works
  82  ******************************************************/
  83 static inline void delay(unsigned long loops)
  84 {
  85         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  86                           "bne 1b":"=r" (loops):"0"(loops));
  87 }
  88
  89 void udelay (unsigned long usecs) {
  90         delay(usecs);
  91 }
  92
  93 /*****************************************
  94  * Routine: board_init
  95  * Description: Early hardware init.
  96  *****************************************/
  97 int board_init(void)
  98 {
  99         return 0;
 100 }
 101
 102 /************************************************
 103  * get_sysboot_value(void) - return SYS_BOOT[4:0]
 104  ************************************************/
 105 u32 get_sysboot_value(void)
 106 {
 107         int mode;
 108         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
 109         return mode;
 110 }
 111
 112 /*************************************************************
 113  * Routine: get_mem_type(void) - returns the kind of memory connected
 114  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
 115  *************************************************************/
 116 u32 get_mem_type(void)
 117 {
 118         u32   mem_type = get_sysboot_value();
 119
 120         switch (mem_type) {
 121         case 0:
 122         case 2:
 123         case 4:
 124         case 16:
 125         case 22:
 126                 return GPMC_ONENAND;
 127
 128         case 1:
 129         case 12:
 130         case 15:
 131         case 21:
 132         case 27:
 133                 return GPMC_NAND;
 134
 135         case 3:
 136         case 6:
 137                 return MMC_ONENAND;
 138
 139         case 8:
 140         case 11:
 141         case 14:
 142         case 20:
 143         case 26:
 144                 return GPMC_MDOC;
 145
 146         case 17:
 147         case 18:
 148         case 24:
 149                 return MMC_NAND;
 150
 151         case 7:
 152         case 10:
 153         case 13:
 154         case 19:
 155         case 25:
 156         default:
 157                 return GPMC_NOR;
 158         }
 159 }
 160
 161 /******************************************
 162  * get_cpu_family(void) - extract cpu info
 163  ******************************************/
 164 u32 get_cpu_family(void)
 165 {
 166         u16 hawkeye;
 167         u32 cpu_family;
 168         u32 cpuid = get_cpu_id();
 169
 170         if (cpuid == 0)
 171                 return CPU_OMAP34XX;
 172
 173         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
 174         switch (hawkeye) {
 175         case HAWKEYE_OMAP34XX:
 176                 cpu_family = CPU_OMAP34XX;
 177                 break;
 178         case HAWKEYE_AM35XX:
 179                 cpu_family = CPU_AM35XX;
 180                 break;
 181         case HAWKEYE_OMAP36XX:
 182                 cpu_family = CPU_OMAP36XX;
 183                 break;
 184         default:
 185                 cpu_family = CPU_OMAP34XX;
 186         }
 187
 188         return cpu_family;
 189 }
 190
 191 /******************************************
 192  * get_cpu_rev(void) - extract version info
 193  ******************************************/
 194 u32 get_cpu_rev(void)
 195 {
 196         u32 cpuid = get_cpu_id();
 197
 198         if (cpuid == 0)
 199                 return CPU_3XX_ES10;
 200         else
 201                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
 202 }
 203
 204 /******************************************
 205  * Print CPU information
 206  ******************************************/
 207 int print_cpuinfo (void)
 208 {
 209         char *cpu_family_s, *cpu_s, *sec_s;
 210
 211         switch (get_cpu_family()) {
 212         case CPU_OMAP34XX:
 213                 cpu_family_s = "OMAP";
 214                 switch (get_cpu_type()) {
 215                 case OMAP3503:
 216                         cpu_s = "3503";
 217                         break;
 218                 case OMAP3515:
 219                         cpu_s = "3515";
 220                         break;
 221                 case OMAP3525:
 222                         cpu_s = "3525";
 223                         break;
 224                 case OMAP3530:
 225                         cpu_s = "3530";
 226                         break;
 227                 default:
 228                         cpu_s = "35XX";
 229                         break;
 230                 }
 231                 break;
 232         case CPU_AM35XX:
 233                 cpu_family_s = "AM";
 234                 switch (get_cpu_type()) {
 235                 case AM3505:
 236                         cpu_s = "3505";
 237                         break;
 238                 case AM3517:
 239                         cpu_s = "3517";
 240                         break;
 241                 default:
 242                         cpu_s = "35XX";
 243                         break;
 244                 }
 245                 break;
 246         case CPU_OMAP36XX:
 247                 cpu_family_s = "OMAP";
 248                 switch (get_cpu_type()) {
 249                 case OMAP3730:
 250                         cpu_s = "3630/3730";
 251                         break;
 252                 default:
 253                         cpu_s = "36XX/37XX";
 254                         break;
 255                 }
 256                 break;
 257         default:
 258                 cpu_family_s = "OMAP";
 259                 cpu_s = "35XX";
 260         }
 261
 262         switch (get_device_type()) {
 263         case TST_DEVICE:
 264                 sec_s = "TST";
 265                 break;
 266         case EMU_DEVICE:
 267                 sec_s = "EMU";
 268                 break;
 269         case HS_DEVICE:
 270                 sec_s = "HS";
 271                 break;
 272         case GP_DEVICE:
 273                 sec_s = "GP";
 274                 break;
 275         default:
 276                 sec_s = "?";
 277         }
 278
 279         printf("%s%s-%s ES%s\n",
 280                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
 281
 282         return 0;
 283 }
 284
 285 /******************************************
 286  * cpu_is_3410(void) - returns true for 3410
 287  ******************************************/
 288 u32 cpu_is_3410(void)
 289 {
 290         int status;
 291         if (get_cpu_rev() < CPU_3430_ES2) {
 292                 return 0;
 293         } else {
 294                 /* read scalability status and return 1 for 3410*/
 295                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
 296                 /* Check whether MPU frequency is set to 266 MHz which
 297                  * is nominal for 3410. If yes return true else false
 298                  */
 299                 if (((status >> 8) & 0x3) == 0x2)
 300                         return 1;
 301                 else
 302                         return 0;
 303         }
 304 }
 305
 306 /*****************************************************************
 307  * Routine: get_board_revision
 308  * Description: Returns the board revision
 309  *****************************************************************/
 310 int get_board_revision(void)
 311 {
 312         int revision;
 313         unsigned char data;
 314
 315         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
 316         /* these boards should return a revision number of 0                  */
 317         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
 318         data = 0x01;
 319         i2c_write(0x4B, 0x29, 1, &data, 1);
 320         data = 0x0c;
 321         i2c_write(0x4B, 0x2b, 1, &data, 1);
 322         i2c_read(0x4B, 0x2a, 1, &data, 1);
 323
 324         if (!omap_request_gpio(112) &&
 325             !omap_request_gpio(113) &&
 326             !omap_request_gpio(115)) {
 327
 328                 omap_set_gpio_direction(112, 1);
 329                 omap_set_gpio_direction(113, 1);
 330                 omap_set_gpio_direction(115, 1);
 331
 332                 revision = omap_get_gpio_datain(115) << 2 |
 333                            omap_get_gpio_datain(113) << 1 |
 334                            omap_get_gpio_datain(112);
 335
 336                 omap_free_gpio(112);
 337                 omap_free_gpio(113);
 338                 omap_free_gpio(115);
 339         } else {
 340                 printf("Error: unable to acquire board revision GPIOs\n");
 341                 revision = -1;
 342         }
 343
 344         return revision;
 345 }
 346
 347 /*****************************************************************
 348  * sr32 - clear & set a value in a bit range for a 32 bit address
 349  *****************************************************************/
 350 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
 351 {
 352         u32 tmp, msk = 0;
 353         msk = 1 << num_bits;
 354         --msk;
 355         tmp = __raw_readl(addr) & ~(msk << start_bit);
 356         tmp |=  value << start_bit;
 357         __raw_writel(tmp, addr);
 358 }
 359
 360 /*********************************************************************
 361  * wait_on_value() - common routine to allow waiting for changes in
 362  *   volatile regs.
 363  *********************************************************************/
 364 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
 365 {
 366         u32 i = 0, val;
 367         do {
 368                 ++i;
 369                 val = __raw_readl(read_addr) & read_bit_mask;
 370                 if (val == match_value)
 371                         return 1;
 372                 if (i == bound)
 373                         return 0;
 374         } while (1);
 375 }
 376
 377 #ifdef CFG_3430SDRAM_DDR
 378 /*********************************************************************
 379  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
 380  *********************************************************************/
 381 void config_3430sdram_ddr(void)
 382 {
 383         /* reset sdrc controller */
 384         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
 385         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
 386         __raw_writel(0, SDRC_SYSCONFIG);
 387
 388         /* setup sdrc to ball mux */
 389         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
 390
 391         switch (get_board_revision()) {
 392         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
 393                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 394                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 395                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 396                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 397                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 398                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 399                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 400                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 401                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 402                 break;
 403         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
 404                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 405                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
 406                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
 407                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 408                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 409                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 410                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 411                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 412                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 413                 break;
 414         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
 415                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
 416                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
 417                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
 418                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 419                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 420                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 421                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 422                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 423                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 424                 break;
 425         default:
 426                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
 427                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
 428                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
 429                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
 430                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
 431                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
 432                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
 433                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
 434                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
 435         }
 436
 437         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
 438
 439         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
 440         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
 441         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
 442
 443         delay(5000);
 444
 445         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
 446         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
 447
 448         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 449         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 450
 451         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
 452         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
 453
 454         /* set mr0 */
 455         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
 456         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
 457
 458         /* set up dll */
 459         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
 460         delay(0x2000);  /* give time to lock */
 461 }
 462 #endif /* CFG_3430SDRAM_DDR */
 463
 464 /*************************************************************
 465  * get_sys_clk_speed - determine reference oscillator speed
 466  *  based on known 32kHz clock and gptimer.
 467  *************************************************************/
 468 u32 get_osc_clk_speed(void)
 469 {
 470         u32 start, cstart, cend, cdiff, cdiv, val;
 471
 472         val = __raw_readl(PRM_CLKSRC_CTRL);
 473
 474         if (val & SYSCLKDIV_2)
 475                 cdiv = 2;
 476         else
 477                 cdiv = 1;
 478
 479         /* enable timer2 */
 480         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
 481         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
 482
 483         /* Enable I and F Clocks for GPT1 */
 484         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
 485         __raw_writel(val, CM_ICLKEN_WKUP);
 486         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
 487         __raw_writel(val, CM_FCLKEN_WKUP);
 488
 489         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
 490         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
 491         /* enable 32kHz source */
 492         /* enabled out of reset */
 493         /* determine sys_clk via gauging */
 494
 495         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
 496         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
 497         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
 498         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
 499         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
 500         cdiff = cend - cstart;                          /* get elapsed ticks */
 501         cdiff *= cdiv;
 502
 503         /* based on number of ticks assign speed */
 504         if (cdiff > 19000)
 505                 return S38_4M;
 506         else if (cdiff > 15200)
 507                 return S26M;
 508         else if (cdiff > 13000)
 509                 return S24M;
 510         else if (cdiff > 9000)
 511                 return S19_2M;
 512         else if (cdiff > 7600)
 513                 return S13M;
 514         else
 515                 return S12M;
 516 }
 517
 518 /******************************************************************************
 519  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
 520  *   -- input oscillator clock frequency.
 521  *
 522  *****************************************************************************/
 523 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
 524 {
 525         if (osc_clk == S38_4M)
 526                 *sys_clkin_sel =  4;
 527         else if (osc_clk == S26M)
 528                 *sys_clkin_sel = 3;
 529         else if (osc_clk == S19_2M)
 530                 *sys_clkin_sel = 2;
 531         else if (osc_clk == S13M)
 532                 *sys_clkin_sel = 1;
 533         else if (osc_clk == S12M)
 534                 *sys_clkin_sel = 0;
 535 }
 536
 537 /******************************************************************************
 538  * prcm_init() - inits clocks for PRCM as defined in clocks.h
 539  *   -- called from SRAM, or Flash (using temp SRAM stack).
 540  *****************************************************************************/
 541 void prcm_init(void)
 542 {
 543         u32 osc_clk = 0, sys_clkin_sel;
 544         dpll_param *dpll_param_p;
 545         u32 clk_index, sil_index;
 546
 547         /* Gauge the input clock speed and find out the sys_clkin_sel
 548          * value corresponding to the input clock.
 549          */
 550         osc_clk = get_osc_clk_speed();
 551         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
 552
 553         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
 554
 555         /* If the input clock is greater than 19.2M always divide/2 */
 556         if (sys_clkin_sel > 2) {
 557                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
 558                 clk_index = sys_clkin_sel / 2;
 559         } else {
 560                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
 561                 clk_index = sys_clkin_sel;
 562         }
 563
 564         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
 565
 566         /* The DPLL tables are defined according to sysclk value and
 567          * silicon revision. The clk_index value will be used to get
 568          * the values for that input sysclk from the DPLL param table
 569          * and sil_index will get the values for that SysClk for the
 570          * appropriate silicon rev.
 571          */
 572         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
 573
 574         /* Unlock MPU DPLL (slows things down, and needed later) */
 575         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
 576         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
 577
 578         /* Getting the base address of Core DPLL param table */
 579         dpll_param_p = (dpll_param *) get_core_dpll_param();
 580         /* Moving it to the right sysclk and ES rev base */
 581         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 582         /* CORE DPLL */
 583         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
 584         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
 585         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
 586
 587          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
 588         work. write another value and then default value. */
 589         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
 590         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
 591         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
 592         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
 593         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
 594         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
 595         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
 596         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
 597         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
 598         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
 599         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
 600         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
 601         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
 602         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
 603         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
 604
 605         /* Getting the base address to PER  DPLL param table */
 606         dpll_param_p = (dpll_param *) get_per_dpll_param();
 607         /* Moving it to the right sysclk base */
 608         dpll_param_p = dpll_param_p + clk_index;
 609         /* PER DPLL */
 610         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
 611         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
 612         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
 613         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
 614         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
 615         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
 616
 617         if (get_cpu_family() == CPU_OMAP36XX) {
 618                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
 619                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
 620                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
 621         } else {
 622                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
 623                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
 624                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
 625         }
 626
 627         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
 628         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
 629         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
 630
 631         /* Getting the base address to MPU DPLL param table */
 632         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
 633
 634         /* Moving it to the right sysclk and ES rev base */
 635         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 636
 637         /* MPU DPLL (unlocked already) */
 638         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
 639         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
 640         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
 641         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
 642         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
 643         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
 644
 645         /* Getting the base address to IVA DPLL param table */
 646         dpll_param_p = (dpll_param *) get_iva_dpll_param();
 647         /* Moving it to the right sysclk and ES rev base */
 648         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
 649         /* IVA DPLL (set to 12*20=240MHz) */
 650         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
 651         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
 652         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
 653         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
 654         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
 655         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
 656         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
 657         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
 658
 659         /* Set up GPTimers to sys_clk source only */
 660         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
 661         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
 662
 663         delay(5000);
 664 }
 665
 666 /*****************************************
 667  * Routine: secure_unlock
 668  * Description: Setup security registers for access
 669  * (GP Device only)
 670  *****************************************/
 671 void secure_unlock(void)
 672 {
 673         /* Permission values for registers -Full fledged permissions to all */
 674         #define UNLOCK_1 0xFFFFFFFF
 675         #define UNLOCK_2 0x00000000
 676         #define UNLOCK_3 0x0000FFFF
 677         /* Protection Module Register Target APE (PM_RT)*/
 678         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
 679         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
 680         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
 681         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
 682
 683         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
 684         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
 685         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
 686
 687         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
 688         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
 689         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
 690         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
 691
 692         /* IVA Changes */
 693         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
 694         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
 695         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
 696
 697         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
 698 }
 699
 700 /**********************************************************
 701  * Routine: try_unlock_sram()
 702  * Description: If chip is GP type, unlock the SRAM for
 703  *  general use.
 704  ***********************************************************/
 705 void try_unlock_memory(void)
 706 {
 707         int mode;
 708
 709         /* if GP device unlock device SRAM for general use */
 710         /* secure code breaks for Secure/Emulation device - HS/E/T*/
 711         mode = get_device_type();
 712         if (mode == GP_DEVICE)
 713                 secure_unlock();
 714         return;
 715 }
 716
 717 /**********************************************************
 718  * Routine: s_init
 719  * Description: Does early system init of muxing and clocks.
 720  * - Called at time when only stack is available.
 721  **********************************************************/
 722
 723 void s_init(void)
 724 {
 725         watchdog_init();
 726 #ifdef CONFIG_3430_AS_3410
 727         /* setup the scalability control register for
 728          * 3430 to work in 3410 mode
 729          */
 730         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
 731 #endif
 732         try_unlock_memory();
 733         set_muxconf_regs();
 734         delay(100);
 735         prcm_init();
 736         per_clocks_enable();
 737         config_3430sdram_ddr();
 738 }
 739
 740 /*******************************************************
 741  * Routine: misc_init_r
 742  ********************************************************/
 743 int misc_init_r(void)
 744 {
 745         print_cpuinfo();
 746         printf("Board revision: %d\n", get_board_revision());
 747         return 0;
 748 }
 749
 750 /******************************************************
 751  * Routine: wait_for_command_complete
 752  * Description: Wait for posting to finish on watchdog
 753  ******************************************************/
 754 void wait_for_command_complete(unsigned int wd_base)
 755 {
 756         int pending = 1;
 757         do {
 758                 pending = __raw_readl(wd_base + WWPS);
 759         } while (pending);
 760 }
 761
 762 /****************************************
 763  * Routine: watchdog_init
 764  * Description: Shut down watch dogs
 765  *****************************************/
 766 void watchdog_init(void)
 767 {
 768         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 769          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 770          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
 771          * should not be running and does not generate a PRCM reset.
 772          */
 773         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
 774         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
 775         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
 776
 777         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
 778         wait_for_command_complete(WD2_BASE);
 779         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
 780 }
 781
 782 /**********************************************
 783  * Routine: dram_init
 784  * Description: sets uboots idea of sdram size
 785  **********************************************/
 786 int dram_init(void)
 787 {
 788         return 0;
 789 }
 790
 791 /*****************************************************************
 792  * Routine: peripheral_enable
 793  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
 794  ******************************************************************/
 795 void per_clocks_enable(void)
 796 {
 797         /* Enable GP2 timer. */
 798         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
 799         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
 800         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
 801
 802 #ifdef CFG_NS16550
 803         /* UART1 clocks */
 804         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
 805         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
 806
 807         /* UART 3 Clocks */
 808         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
 809         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
 810
 811 #endif
 812
 813         /* Enable GPIO 4, 5, & 6 clocks */
 814         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
 815         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
 816
 817 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
 818         /* Turn on all 3 I2C clocks */
 819         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
 820         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
 821 #endif
 822
 823         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
 824         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
 825
 826         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
 827         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
 828         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
 829         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
 830         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
 831         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
 832         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
 833         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
 834         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
 835         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
 836         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
 837         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
 838
 839         delay(1000);
 840 }
 841
 842 /* Set MUX for UART, GPMC, SDRC, GPIO */
 843
 844 #define         MUX_VAL(OFFSET,VALUE)\
 845                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
 846
 847 #define         CP(x)   (CONTROL_PADCONF_##x)
 848 /*
 849  * IEN  - Input Enable
 850  * IDIS - Input Disable
 851  * PTD  - Pull type Down
 852  * PTU  - Pull type Up
 853  * DIS  - Pull type selection is inactive
 854  * EN   - Pull type selection is active
 855  * M0   - Mode 0
 856  * The commented string gives the final mux configuration for that pin
 857  */
 858 #define MUX_DEFAULT()\
 859         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
 860         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
 861         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
 862         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
 863         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
 864         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
 865         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
 866         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
 867         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
 868         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
 869         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
 870         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
 871         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
 872         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
 873         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
 874         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
 875         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
 876         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
 877         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
 878         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
 879         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
 880         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
 881         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
 882         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
 883         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
 884         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
 885         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
 886         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
 887         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
 888         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
 889         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
 890         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
 891         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
 892         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
 893         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
 894         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
 895         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
 896         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
 897         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
 898         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
 899         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
 900         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
 901         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
 902         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
 903         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
 904         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
 905         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
 906         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
 907         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
 908         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
 909         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
 910         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
 911         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
 912         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
 913         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
 914         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
 915         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
 916         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
 917         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
 918         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
 919         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
 920         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
 921         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
 922         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
 923         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
 924         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
 925         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
 926         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
 927         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
 928         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
 929         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
 930         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
 931         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
 932         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
 933         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
 934         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
 935         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
 936         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
 937         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
 938         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
 939         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
 940         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
 941         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
 942         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
 943         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
 944         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
 945         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
 946         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
 947         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
 948                                                                  /* - PEN_DOWN*/\
 949         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
 950         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
 951         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
 952         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
 953         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
 954         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
 955         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
 956         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
 957         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
 958         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
 959         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
 960         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
 961         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
 962         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
 963         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
 964         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
 965         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
 966         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
 967         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
 968         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
 969         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
 970         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
 971         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
 972         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
 973         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
 974         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
 975         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
 976         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
 977         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
 978         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
 979         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
 980         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
 981         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
 982         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
 983         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
 984         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
 985         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
 986         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
 987         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
 988         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
 989         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
 990         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
 991         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
 992         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
 993         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
 994         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
 995         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
 996         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
 997         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
 998         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
 999         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
1000         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
1001         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
1002         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
1003         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
1004         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
1005         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
1006
1007 /**********************************************************
1008  * Routine: set_muxconf_regs
1009  * Description: Setting up the configuration Mux registers
1010  *              specific to the hardware. Many pins need
1011  *              to be moved from protect to primary mode.
1012  *********************************************************/
1013 void set_muxconf_regs(void)
1014 {
1015         MUX_DEFAULT();
1016 }
1017
1018 /**********************************************************
1019  * Routine: nand+_init
1020  * Description: Set up nand for nand and jffs2 commands
1021  *********************************************************/
1022
1023 int nand_init(void)
1024 {
1025         /* global settings */
1026         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
1027         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
1028         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
1029
1030         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
1031          *  We configure only GPMC CS0 with required values. Configiring other devices
1032          *  at other CS is done in u-boot. So we don't have to bother doing it here.
1033          */
1034         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
1035         delay(1000);
1036
1037 #ifdef CFG_NAND_K9F1G08R0A
1038         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
1039                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1040                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1041                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1042                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1043                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1044                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1045
1046                 /* Enable the GPMC Mapping */
1047                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1048                              ((NAND_BASE_ADR>>24) & 0x3F) |
1049                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1050                 delay(2000);
1051
1052                 if (nand_chip()) {
1053 #ifdef CFG_PRINTF
1054                         printf("Unsupported Chip!\n");
1055 #endif
1056                         return 1;
1057                 }
1058         }
1059 #endif
1060
1061 #ifdef CFG_ONENAND
1062         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
1063                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
1064                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
1065                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
1066                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
1067                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
1068                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
1069
1070                 /* Enable the GPMC Mapping */
1071                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
1072                              ((ONENAND_BASE>>24) & 0x3F) |
1073                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
1074                 delay(2000);
1075
1076                 if (onenand_chip()) {
1077 #ifdef CFG_PRINTF
1078                         printf("OneNAND Unsupported !\n");
1079 #endif
1080                         return 1;
1081                 }
1082         }
1083 #endif
1084
1085         return 0;
1086 }
1087
1088 /* optionally do something like blinking LED */
1089 void board_hang(void)
1090 {
1091         while (0)
1092                 ;
1093 }
1094
1095 /******************************************************************************
1096  * Dummy function to handle errors for EABI incompatibility
1097  *****************************************************************************/
1098 void raise(void)
1099 {
1100 }
1101
1102 /******************************************************************************
1103  * Dummy function to handle errors for EABI incompatibility
1104  *****************************************************************************/
1105 void abort(void)
1106 {
1107 }