OMAP3: Move sr32() function to not duplicate code
[x-loader-sniper.git] / board / overo / overo.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  * 
7  * Modified for overo
8  * Steve Sakoman <steve@sakoman.com>
9  *
10  * See file CREDITS for list of people who contributed to this
11  * project.
12  *
13  * This program is free software; you can redistribute it and/or
14  * modify it under the terms of the GNU General Public License as
15  * published by the Free Software Foundation; either version 2 of
16  * the License, or (at your option) any later version.
17  *
18  * This program is distributed in the hope that it will be useful,
19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
21  * GNU General Public License for more details.
22  *
23  * You should have received a copy of the GNU General Public License
24  * along with this program; if not, write to the Free Software
25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
26  * MA 02111-1307 USA
27  */
28
29 #include <common.h>
30 #include <command.h>
31 #include <part.h>
32 #include <fat.h>
33 #include <i2c.h>
34 #include <asm/arch/cpu.h>
35 #include <asm/arch/bits.h>
36 #include <asm/arch/gpio.h>
37 #include <asm/arch/mux.h>
38 #include <asm/arch/sys_proto.h>
39 #include <asm/arch/sys_info.h>
40 #include <asm/arch/clocks.h>
41 #include <asm/arch/mem.h>
42
43 /* params for 37XX */
44 #define CORE_DPLL_PARAM_M2      0x09
45 #define CORE_DPLL_PARAM_M       0x360
46 #define CORE_DPLL_PARAM_N       0xC
47
48 /* Used to index into DPLL parameter tables */
49 struct dpll_param {
50         unsigned int m;
51         unsigned int n;
52         unsigned int fsel;
53         unsigned int m2;
54 };
55
56 typedef struct dpll_param dpll_param;
57
58 /* Following functions are exported from lowlevel_init.S */
59 extern dpll_param *get_mpu_dpll_param();
60 extern dpll_param *get_iva_dpll_param();
61 extern dpll_param *get_core_dpll_param();
62 extern dpll_param *get_per_dpll_param();
63
64 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
65 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
66 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
67 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
68
69 /*******************************************************
70  * Routine: delay
71  * Description: spinning delay to use before udelay works
72  ******************************************************/
73 static inline void delay(unsigned long loops)
74 {
75         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
76                           "bne 1b":"=r" (loops):"0"(loops));
77 }
78
79 void udelay (unsigned long usecs) {
80         delay(usecs);
81 }
82
83 /*****************************************
84  * Routine: board_init
85  * Description: Early hardware init.
86  *****************************************/
87 int board_init(void)
88 {
89         return 0;
90 }
91
92 /*************************************************************
93  * Routine: get_mem_type(void) - returns the kind of memory connected
94  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
95  *************************************************************/
96 u32 get_mem_type(void)
97 {
98         u32   mem_type = get_sysboot_value();
99
100         switch (mem_type) {
101         case 0:
102         case 2:
103         case 4:
104         case 16:
105         case 22:
106                 return GPMC_ONENAND;
107
108         case 1:
109         case 12:
110         case 15:
111         case 21:
112         case 27:
113                 return GPMC_NAND;
114
115         case 3:
116         case 6:
117                 return MMC_ONENAND;
118
119         case 8:
120         case 11:
121         case 14:
122         case 20:
123         case 26:
124                 return GPMC_MDOC;
125
126         case 17:
127         case 18:
128         case 24:
129                 return MMC_NAND;
130
131         case 7:
132         case 10:
133         case 13:
134         case 19:
135         case 25:
136         default:
137                 return GPMC_NOR;
138         }
139 }
140
141 /******************************************
142  * cpu_is_3410(void) - returns true for 3410
143  ******************************************/
144 u32 cpu_is_3410(void)
145 {
146         int status;
147         if (get_cpu_rev() < CPU_3430_ES2) {
148                 return 0;
149         } else {
150                 /* read scalability status and return 1 for 3410*/
151                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
152                 /* Check whether MPU frequency is set to 266 MHz which
153                  * is nominal for 3410. If yes return true else false
154                  */
155                 if (((status >> 8) & 0x3) == 0x2)
156                         return 1;
157                 else
158                         return 0;
159         }
160 }
161
162 /*****************************************************************
163  * Routine: get_board_revision
164  * Description: Returns the board revision
165  *****************************************************************/
166 int get_board_revision(void)
167 {
168         int revision;
169         unsigned char data;
170
171         /* board revisions <= R2410 connect 4030 irq_1 to gpio112             */
172         /* these boards should return a revision number of 0                  */
173         /* the code below forces a 4030 RTC irq to ensure that gpio112 is low */
174         data = 0x01;
175         i2c_write(0x4B, 0x29, 1, &data, 1);
176         data = 0x0c;
177         i2c_write(0x4B, 0x2b, 1, &data, 1);
178         i2c_read(0x4B, 0x2a, 1, &data, 1);
179
180         if (!omap_request_gpio(112) &&
181             !omap_request_gpio(113) &&
182             !omap_request_gpio(115)) {
183
184                 omap_set_gpio_direction(112, 1);
185                 omap_set_gpio_direction(113, 1);
186                 omap_set_gpio_direction(115, 1);
187
188                 revision = omap_get_gpio_datain(115) << 2 |
189                            omap_get_gpio_datain(113) << 1 |
190                            omap_get_gpio_datain(112);
191
192                 omap_free_gpio(112);
193                 omap_free_gpio(113);
194                 omap_free_gpio(115);
195         } else {
196                 printf("Error: unable to acquire board revision GPIOs\n");
197                 revision = -1;
198         }
199
200         return revision;
201 }
202
203 /*********************************************************************
204  * wait_on_value() - common routine to allow waiting for changes in
205  *   volatile regs.
206  *********************************************************************/
207 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
208 {
209         u32 i = 0, val;
210         do {
211                 ++i;
212                 val = __raw_readl(read_addr) & read_bit_mask;
213                 if (val == match_value)
214                         return 1;
215                 if (i == bound)
216                         return 0;
217         } while (1);
218 }
219
220 #ifdef CFG_3430SDRAM_DDR
221 /*********************************************************************
222  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
223  *********************************************************************/
224 void config_3430sdram_ddr(void)
225 {
226         /* reset sdrc controller */
227         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
228         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
229         __raw_writel(0, SDRC_SYSCONFIG);
230
231         /* setup sdrc to ball mux */
232         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
233
234         switch (get_board_revision()) {
235         case 0: /* Micron 1286MB/256MB, 1/2 banks of 128MB */
236                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
237                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
238                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
239                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
240                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
241                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
242                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
243                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
244                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
245                 break;
246         case 1: /* Micron 256MB/512MB, 1/2 banks of 256MB */
247                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
248                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
249                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
250                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
251                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
252                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
253                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
254                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
255                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
256                 break;
257         case 2: /* Hynix 256MB/512MB, 1/2 banks of 256MB */
258                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
259                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_0);
260                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_HYNIX, SDRC_MCFG_1);
261                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
262                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
263                 __raw_writel(HYNIX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
264                 __raw_writel(HYNIX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
265                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
266                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
267                 break;
268         default:
269                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
270                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
271                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
272                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
273                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
274                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
275                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
276                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
277                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
278         }
279
280         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
281
282         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
283         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
284         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
285
286         delay(5000);
287
288         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
289         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
290
291         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
292         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
293
294         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
295         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
296
297         /* set mr0 */
298         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
299         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
300
301         /* set up dll */
302         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
303         delay(0x2000);  /* give time to lock */
304 }
305 #endif /* CFG_3430SDRAM_DDR */
306
307 /*************************************************************
308  * get_sys_clk_speed - determine reference oscillator speed
309  *  based on known 32kHz clock and gptimer.
310  *************************************************************/
311 u32 get_osc_clk_speed(void)
312 {
313         u32 start, cstart, cend, cdiff, cdiv, val;
314
315         val = __raw_readl(PRM_CLKSRC_CTRL);
316
317         if (val & SYSCLKDIV_2)
318                 cdiv = 2;
319         else
320                 cdiv = 1;
321
322         /* enable timer2 */
323         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
324         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
325
326         /* Enable I and F Clocks for GPT1 */
327         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
328         __raw_writel(val, CM_ICLKEN_WKUP);
329         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
330         __raw_writel(val, CM_FCLKEN_WKUP);
331
332         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
333         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
334         /* enable 32kHz source */
335         /* enabled out of reset */
336         /* determine sys_clk via gauging */
337
338         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
339         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
340         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
341         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
342         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
343         cdiff = cend - cstart;                          /* get elapsed ticks */
344         cdiff *= cdiv;
345
346         /* based on number of ticks assign speed */
347         if (cdiff > 19000)
348                 return S38_4M;
349         else if (cdiff > 15200)
350                 return S26M;
351         else if (cdiff > 13000)
352                 return S24M;
353         else if (cdiff > 9000)
354                 return S19_2M;
355         else if (cdiff > 7600)
356                 return S13M;
357         else
358                 return S12M;
359 }
360
361 /******************************************************************************
362  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
363  *   -- input oscillator clock frequency.
364  *
365  *****************************************************************************/
366 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
367 {
368         if (osc_clk == S38_4M)
369                 *sys_clkin_sel =  4;
370         else if (osc_clk == S26M)
371                 *sys_clkin_sel = 3;
372         else if (osc_clk == S19_2M)
373                 *sys_clkin_sel = 2;
374         else if (osc_clk == S13M)
375                 *sys_clkin_sel = 1;
376         else if (osc_clk == S12M)
377                 *sys_clkin_sel = 0;
378 }
379
380 /******************************************************************************
381  * prcm_init() - inits clocks for PRCM as defined in clocks.h
382  *   -- called from SRAM, or Flash (using temp SRAM stack).
383  *****************************************************************************/
384 void prcm_init(void)
385 {
386         u32 osc_clk = 0, sys_clkin_sel;
387         dpll_param *dpll_param_p;
388         u32 clk_index, sil_index;
389
390         /* Gauge the input clock speed and find out the sys_clkin_sel
391          * value corresponding to the input clock.
392          */
393         osc_clk = get_osc_clk_speed();
394         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
395
396         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
397
398         /* If the input clock is greater than 19.2M always divide/2 */
399         if (sys_clkin_sel > 2) {
400                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
401                 clk_index = sys_clkin_sel / 2;
402         } else {
403                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
404                 clk_index = sys_clkin_sel;
405         }
406
407         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
408
409         /* The DPLL tables are defined according to sysclk value and
410          * silicon revision. The clk_index value will be used to get
411          * the values for that input sysclk from the DPLL param table
412          * and sil_index will get the values for that SysClk for the
413          * appropriate silicon rev.
414          */
415         sil_index = (get_cpu_rev() == CPU_3XX_ES10) ? 0 : 1;
416
417         /* Unlock MPU DPLL (slows things down, and needed later) */
418         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
419         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
420
421         /* Getting the base address of Core DPLL param table */
422         dpll_param_p = (dpll_param *) get_core_dpll_param();
423         /* Moving it to the right sysclk and ES rev base */
424         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
425         /* CORE DPLL */
426         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
427         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
428         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
429
430          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
431         work. write another value and then default value. */
432         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
433         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
434         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
435         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
436         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
437         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
438         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
439         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
440         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
441         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
442         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
443         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
444         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
445         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
446         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
447
448         /* Getting the base address to PER  DPLL param table */
449         dpll_param_p = (dpll_param *) get_per_dpll_param();
450         /* Moving it to the right sysclk base */
451         dpll_param_p = dpll_param_p + clk_index;
452         /* PER DPLL */
453         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
454         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
455         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
456         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
457         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
458         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
459
460         if (get_cpu_family() == CPU_OMAP36XX) {
461                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
462                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
463                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
464         } else {
465                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
466                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
467                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
468         }
469
470         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
471         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
472         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
473
474         /* Getting the base address to MPU DPLL param table */
475         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
476
477         /* Moving it to the right sysclk and ES rev base */
478         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
479
480         /* MPU DPLL (unlocked already) */
481         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
482         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
483         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
484         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
485         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
486         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
487
488         /* Getting the base address to IVA DPLL param table */
489         dpll_param_p = (dpll_param *) get_iva_dpll_param();
490         /* Moving it to the right sysclk and ES rev base */
491         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
492         /* IVA DPLL (set to 12*20=240MHz) */
493         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
494         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
495         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
496         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
497         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
498         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
499         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
500         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
501
502         /* Set up GPTimers to sys_clk source only */
503         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
504         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
505
506         delay(5000);
507 }
508
509 /*****************************************
510  * Routine: secure_unlock
511  * Description: Setup security registers for access
512  * (GP Device only)
513  *****************************************/
514 void secure_unlock(void)
515 {
516         /* Permission values for registers -Full fledged permissions to all */
517         #define UNLOCK_1 0xFFFFFFFF
518         #define UNLOCK_2 0x00000000
519         #define UNLOCK_3 0x0000FFFF
520         /* Protection Module Register Target APE (PM_RT)*/
521         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
522         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
523         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
524         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
525
526         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
527         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
528         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
529
530         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
531         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
532         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
533         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
534
535         /* IVA Changes */
536         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
537         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
538         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
539
540         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
541 }
542
543 /**********************************************************
544  * Routine: try_unlock_sram()
545  * Description: If chip is GP type, unlock the SRAM for
546  *  general use.
547  ***********************************************************/
548 void try_unlock_memory(void)
549 {
550         int mode;
551
552         /* if GP device unlock device SRAM for general use */
553         /* secure code breaks for Secure/Emulation device - HS/E/T*/
554         mode = get_device_type();
555         if (mode == GP_DEVICE)
556                 secure_unlock();
557         return;
558 }
559
560 /**********************************************************
561  * Routine: s_init
562  * Description: Does early system init of muxing and clocks.
563  * - Called at time when only stack is available.
564  **********************************************************/
565
566 void s_init(void)
567 {
568         watchdog_init();
569 #ifdef CONFIG_3430_AS_3410
570         /* setup the scalability control register for
571          * 3430 to work in 3410 mode
572          */
573         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
574 #endif
575         try_unlock_memory();
576         set_muxconf_regs();
577         delay(100);
578         prcm_init();
579         per_clocks_enable();
580         config_3430sdram_ddr();
581 }
582
583 /*******************************************************
584  * Routine: misc_init_r
585  ********************************************************/
586 int misc_init_r(void)
587 {
588         print_cpuinfo();
589         printf("Board revision: %d\n", get_board_revision());
590         return 0;
591 }
592
593 /******************************************************
594  * Routine: wait_for_command_complete
595  * Description: Wait for posting to finish on watchdog
596  ******************************************************/
597 void wait_for_command_complete(unsigned int wd_base)
598 {
599         int pending = 1;
600         do {
601                 pending = __raw_readl(wd_base + WWPS);
602         } while (pending);
603 }
604
605 /****************************************
606  * Routine: watchdog_init
607  * Description: Shut down watch dogs
608  *****************************************/
609 void watchdog_init(void)
610 {
611         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
612          * either taken care of by ROM (HS/EMU) or not accessible (GP).
613          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
614          * should not be running and does not generate a PRCM reset.
615          */
616         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
617         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
618         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
619
620         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
621         wait_for_command_complete(WD2_BASE);
622         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
623 }
624
625 /**********************************************
626  * Routine: dram_init
627  * Description: sets uboots idea of sdram size
628  **********************************************/
629 int dram_init(void)
630 {
631         return 0;
632 }
633
634 /*****************************************************************
635  * Routine: peripheral_enable
636  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
637  ******************************************************************/
638 void per_clocks_enable(void)
639 {
640         /* Enable GP2 timer. */
641         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
642         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
643         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
644
645 #ifdef CFG_NS16550
646         /* UART1 clocks */
647         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
648         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
649
650         /* UART 3 Clocks */
651         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
652         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
653
654 #endif
655
656         /* Enable GPIO 4, 5, & 6 clocks */
657         sr32(CM_FCLKEN_PER, 17, 3, 0x7);
658         sr32(CM_ICLKEN_PER, 17, 3, 0x7);
659
660 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
661         /* Turn on all 3 I2C clocks */
662         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
663         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
664 #endif
665
666         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
667         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
668
669         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
670         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
671         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
672         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
673         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
674         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
675         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
676         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
677         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
678         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
679         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
680         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
681
682         delay(1000);
683 }
684
685 /* Set MUX for UART, GPMC, SDRC, GPIO */
686
687 #define         MUX_VAL(OFFSET,VALUE)\
688                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
689
690 #define         CP(x)   (CONTROL_PADCONF_##x)
691 /*
692  * IEN  - Input Enable
693  * IDIS - Input Disable
694  * PTD  - Pull type Down
695  * PTU  - Pull type Up
696  * DIS  - Pull type selection is inactive
697  * EN   - Pull type selection is active
698  * M0   - Mode 0
699  * The commented string gives the final mux configuration for that pin
700  */
701 #define MUX_DEFAULT()\
702         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
703         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
704         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
705         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
706         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
707         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
708         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
709         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
710         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
711         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
712         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
713         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
714         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
715         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
716         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
717         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
718         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
719         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
720         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
721         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
722         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
723         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
724         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
725         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
726         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
727         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
728         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
729         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
730         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
731         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
732         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
733         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
734         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
735         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
736         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
737         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
738         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
739         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
740         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
741         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
742         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
743         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
744         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
745         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
746         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
747         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
748         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
749         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
750         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
751         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
752         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
753         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
754         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
755         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
756         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
757         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
758         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
759         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
760         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
761         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
762         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
763         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
764         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
765         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
766         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
767         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
768         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
769         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
770         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
771         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
772         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
773         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
774         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
775         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
776         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
777         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
778         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
779         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
780         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
781         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
782         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
783         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
784         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
785         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
786         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
787         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
788         MUX_VAL(CP(CSI2_DX0),       (IEN  | PTD | EN  | M4)) /*GPIO_112*/\
789         MUX_VAL(CP(CSI2_DY0),       (IEN  | PTD | EN  | M4)) /*GPIO_113*/\
790         MUX_VAL(CP(CSI2_DX1),       (IEN  | PTD | EN  | M4)) /*GPIO_114*/\
791                                                                  /* - PEN_DOWN*/\
792         MUX_VAL(CP(CSI2_DY1),       (IEN  | PTD | EN  | M4)) /*GPIO_115*/\
793         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
794         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
795         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
796         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
797         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
798         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
799         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
800         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTD | EN  | M4)) /*GPIO_126*/\
801         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTD | EN  | M4)) /*GPIO_127*/\
802         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTD | EN  | M4)) /*GPIO_128*/\
803         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTD | EN  | M4)) /*GPIO_129*/\
804         MUX_VAL(CP(MMC2_CLK),       (IEN  | PTU | EN  | M4)) /*GPIO_130*/\
805         MUX_VAL(CP(MMC2_DAT7),      (IEN  | PTU | EN  | M4)) /*GPIO_139*/\
806         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
807         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
808         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
809         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
810         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
811         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
812         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
813         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
814         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
815         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
816         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
817         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
818         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
819         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
820         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
821         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
822         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
823         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
824         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
825         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
826         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
827         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
828         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
829         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
830         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
831         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
832         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
833         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
834         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
835         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
836         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
837         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
838         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
839         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
840         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
841         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
842         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
843         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
844         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
845         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
846         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
847         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
848         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
849
850 /**********************************************************
851  * Routine: set_muxconf_regs
852  * Description: Setting up the configuration Mux registers
853  *              specific to the hardware. Many pins need
854  *              to be moved from protect to primary mode.
855  *********************************************************/
856 void set_muxconf_regs(void)
857 {
858         MUX_DEFAULT();
859 }
860
861 /**********************************************************
862  * Routine: nand+_init
863  * Description: Set up nand for nand and jffs2 commands
864  *********************************************************/
865
866 int nand_init(void)
867 {
868         /* global settings */
869         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
870         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
871         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
872
873         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
874          *  We configure only GPMC CS0 with required values. Configiring other devices
875          *  at other CS is done in u-boot. So we don't have to bother doing it here.
876          */
877         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
878         delay(1000);
879
880 #ifdef CFG_NAND_K9F1G08R0A
881         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
882                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
883                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
884                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
885                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
886                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
887                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
888
889                 /* Enable the GPMC Mapping */
890                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
891                              ((NAND_BASE_ADR>>24) & 0x3F) |
892                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
893                 delay(2000);
894
895                 if (nand_chip()) {
896 #ifdef CFG_PRINTF
897                         printf("Unsupported Chip!\n");
898 #endif
899                         return 1;
900                 }
901         }
902 #endif
903
904 #ifdef CFG_ONENAND
905         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
906                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
907                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
908                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
909                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
910                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
911                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
912
913                 /* Enable the GPMC Mapping */
914                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
915                              ((ONENAND_BASE>>24) & 0x3F) |
916                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
917                 delay(2000);
918
919                 if (onenand_chip()) {
920 #ifdef CFG_PRINTF
921                         printf("OneNAND Unsupported !\n");
922 #endif
923                         return 1;
924                 }
925         }
926 #endif
927
928         return 0;
929 }
930
931 /* optionally do something like blinking LED */
932 void board_hang(void)
933 {
934         while (0)
935                 ;
936 }
937
938 /******************************************************************************
939  * Dummy function to handle errors for EABI incompatibility
940  *****************************************************************************/
941 void raise(void)
942 {
943 }
944
945 /******************************************************************************
946  * Dummy function to handle errors for EABI incompatibility
947  *****************************************************************************/
948 void abort(void)
949 {
950 }