Initial checkin
authorSteve Sakoman <sakoman@otto.(none)>
Sun, 20 Jul 2008 06:07:37 +0000 (23:07 -0700)
committerSteve Sakoman <sakoman@otto.(none)>
Sun, 20 Jul 2008 06:07:37 +0000 (23:07 -0700)
128 files changed:
Makefile [new file with mode: 0644]
README [new file with mode: 0644]
arm_config.mk [new file with mode: 0644]
board/omap1710h3/Makefile [new file with mode: 0644]
board/omap1710h3/config.mk [new file with mode: 0644]
board/omap1710h3/omap1710h3.c [new file with mode: 0644]
board/omap1710h3/platform.S [new file with mode: 0644]
board/omap1710h3/x-load.lds [new file with mode: 0644]
board/omap2420h4/Makefile [new file with mode: 0644]
board/omap2420h4/config.mk [new file with mode: 0644]
board/omap2420h4/omap2420h4.c [new file with mode: 0644]
board/omap2420h4/platform.S [new file with mode: 0644]
board/omap2420h4/x-load.lds [new file with mode: 0644]
board/omap2430sdp/Makefile [new file with mode: 0644]
board/omap2430sdp/config.mk [new file with mode: 0644]
board/omap2430sdp/omap2430sdp.c [new file with mode: 0644]
board/omap2430sdp/platform.S [new file with mode: 0644]
board/omap2430sdp/x-load.lds [new file with mode: 0644]
board/omap3430labrador/Makefile [new file with mode: 0755]
board/omap3430labrador/config.mk [new file with mode: 0755]
board/omap3430labrador/omap3430sdp.c [new file with mode: 0755]
board/omap3430labrador/platform.S [new file with mode: 0755]
board/omap3430labrador/x-load.lds [new file with mode: 0755]
board/omap3430sdp/Makefile [new file with mode: 0644]
board/omap3430sdp/config.mk [new file with mode: 0644]
board/omap3430sdp/omap3430sdp.c [new file with mode: 0644]
board/omap3430sdp/platform.S [new file with mode: 0644]
board/omap3430sdp/x-load.lds [new file with mode: 0644]
board/omap3evm/Makefile [new file with mode: 0755]
board/omap3evm/config.mk [new file with mode: 0755]
board/omap3evm/omap3evm.c [new file with mode: 0755]
board/omap3evm/platform.S [new file with mode: 0755]
board/omap3evm/x-load.lds [new file with mode: 0755]
config.mk [new file with mode: 0644]
cpu/arm1136/Makefile [new file with mode: 0644]
cpu/arm1136/config.mk [new file with mode: 0644]
cpu/arm1136/cpu.c [new file with mode: 0644]
cpu/arm1136/start.S [new file with mode: 0644]
cpu/arm926ejs/Makefile [new file with mode: 0644]
cpu/arm926ejs/config.mk [new file with mode: 0644]
cpu/arm926ejs/cpu.c [new file with mode: 0644]
cpu/arm926ejs/start.S [new file with mode: 0644]
cpu/omap3/Makefile [new file with mode: 0644]
cpu/omap3/config.mk [new file with mode: 0644]
cpu/omap3/cpu.c [new file with mode: 0644]
cpu/omap3/mmc.c [new file with mode: 0755]
cpu/omap3/mmc_host_def.h [new file with mode: 0755]
cpu/omap3/mmc_protocol.h [new file with mode: 0755]
cpu/omap3/start.S [new file with mode: 0644]
disk/Makefile [new file with mode: 0755]
disk/part.c [new file with mode: 0755]
drivers/Makefile [new file with mode: 0644]
drivers/k9f1g08r0a.c [new file with mode: 0755]
drivers/k9f5616.c [new file with mode: 0644]
drivers/k9k1216.c [new file with mode: 0644]
drivers/ns16550.c [new file with mode: 0644]
drivers/onenand.c [new file with mode: 0644]
drivers/onenand_regs.h [new file with mode: 0644]
drivers/serial.c [new file with mode: 0644]
fs/Makefile [new file with mode: 0755]
fs/fat/Makefile [new file with mode: 0755]
fs/fat/fat.c [new file with mode: 0755]
fs/fat/file.c [new file with mode: 0755]
include/asm/arch-arm1136/bits.h [new file with mode: 0644]
include/asm/arch-arm1136/clocks.h [new file with mode: 0644]
include/asm/arch-arm1136/clocks242x.h [new file with mode: 0644]
include/asm/arch-arm1136/clocks243x.h [new file with mode: 0644]
include/asm/arch-arm1136/mem.h [new file with mode: 0644]
include/asm/arch-arm1136/omap2420.h [new file with mode: 0644]
include/asm/arch-arm1136/omap2430.h [new file with mode: 0644]
include/asm/arch-arm1136/sizes.h [new file with mode: 0644]
include/asm/arch-arm1136/sys_info.h [new file with mode: 0644]
include/asm/arch-arm926ejs/sizes.h [new file with mode: 0644]
include/asm/arch-omap3/bits.h [new file with mode: 0644]
include/asm/arch-omap3/clocks.h [new file with mode: 0644]
include/asm/arch-omap3/clocks343x.h [new file with mode: 0644]
include/asm/arch-omap3/cpu.h [new file with mode: 0644]
include/asm/arch-omap3/i2c.h [new file with mode: 0755]
include/asm/arch-omap3/mem.h [new file with mode: 0644]
include/asm/arch-omap3/mmc.h [new file with mode: 0755]
include/asm/arch-omap3/mux.h [new file with mode: 0644]
include/asm/arch-omap3/omap3430.h [new file with mode: 0644]
include/asm/arch-omap3/rev.h [new file with mode: 0755]
include/asm/arch-omap3/sizes.h [new file with mode: 0644]
include/asm/arch-omap3/sys_info.h [new file with mode: 0644]
include/asm/arch-omap3/sys_proto.h [new file with mode: 0644]
include/asm/atomic.h [new file with mode: 0644]
include/asm/byteorder.h [new file with mode: 0755]
include/asm/posix_types.h [new file with mode: 0644]
include/asm/setup.h [new file with mode: 0644]
include/asm/sizes.h [new file with mode: 0644]
include/asm/string.h [new file with mode: 0644]
include/asm/types.h [new file with mode: 0644]
include/asm/x-load-arm.h [new file with mode: 0644]
include/command.h [new file with mode: 0644]
include/common.h [new file with mode: 0644]
include/configs/omap1510.h [new file with mode: 0644]
include/configs/omap1710h3.h [new file with mode: 0644]
include/configs/omap2420h4.h [new file with mode: 0644]
include/configs/omap2430sdp.h [new file with mode: 0644]
include/configs/omap3430labrador.h [new file with mode: 0755]
include/configs/omap3430sdp.h [new file with mode: 0644]
include/configs/omap3evm.h [new file with mode: 0755]
include/fat.h [new file with mode: 0644]
include/ide.h [new file with mode: 0644]
include/linux/byteorder/big_endian.h [new file with mode: 0755]
include/linux/byteorder/generic.h [new file with mode: 0755]
include/linux/byteorder/little_endian.h [new file with mode: 0755]
include/linux/byteorder/swab.h [new file with mode: 0755]
include/linux/config.h [new file with mode: 0644]
include/linux/posix_types.h [new file with mode: 0644]
include/linux/stat.h [new file with mode: 0755]
include/linux/stddef.h [new file with mode: 0644]
include/linux/time.h [new file with mode: 0755]
include/linux/types.h [new file with mode: 0644]
include/malloc.h [new file with mode: 0644]
include/mmc.h [new file with mode: 0644]
include/ns16550.h [new file with mode: 0644]
include/part.h [new file with mode: 0644]
lib/Makefile [new file with mode: 0644]
lib/_udivsi3.S [new file with mode: 0644]
lib/_umodsi3.S [new file with mode: 0644]
lib/board.c [new file with mode: 0644]
lib/div0.c [new file with mode: 0644]
lib/ecc.c [new file with mode: 0644]
lib/printf.c [new file with mode: 0644]
mkconfig [new file with mode: 0755]
scripts/mkoneboot.sh [new file with mode: 0644]

diff --git a/Makefile b/Makefile
new file mode 100644 (file)
index 0000000..56c6dd7
--- /dev/null
+++ b/Makefile
@@ -0,0 +1,178 @@
+#
+# (C) Copyright 2004-2006, Texas Instruments, <www.ti.com>
+# Jian Zhang <jzhang@ti.com>
+#
+# (C) Copyright 2000-2004
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+HOSTARCH := $(shell uname -m | \
+       sed -e s/i.86/i386/ \
+           -e s/sun4u/sparc64/ \
+           -e s/arm.*/arm/ \
+           -e s/sa110/arm/ \
+           -e s/powerpc/ppc/ \
+           -e s/macppc/ppc/)
+
+HOSTOS := $(shell uname -s | tr A-Z a-z | \
+           sed -e 's/\(cygwin\).*/cygwin/')
+
+export HOSTARCH
+
+# Deal with colliding definitions from tcsh etc.
+VENDOR=
+
+#########################################################################
+
+TOPDIR := $(shell if [ "$$PWD" != "" ]; then echo $$PWD; else pwd; fi)
+export TOPDIR
+
+ifeq (include/config.mk,$(wildcard include/config.mk))
+# load ARCH, BOARD, and CPU configuration
+include include/config.mk
+export ARCH CPU BOARD VENDOR
+# load other configuration
+include $(TOPDIR)/config.mk
+
+ifndef CROSS_COMPILE
+CROSS_COMPILE = arm-none-linux-gnueabi-
+#CROSS_COMPILE = arm-linux-
+export CROSS_COMPILE
+endif
+
+#########################################################################
+# X-LOAD objects....order is important (i.e. start must be first)
+
+OBJS  = cpu/$(CPU)/start.o
+
+LIBS += board/$(BOARDDIR)/lib$(BOARD).a
+LIBS += cpu/$(CPU)/lib$(CPU).a
+LIBS += lib/lib$(ARCH).a
+LIBS += fs/fat/libfat.a
+LIBS += disk/libdisk.a
+LIBS += drivers/libdrivers.a
+.PHONY : $(LIBS)
+
+# Add GCC lib
+PLATFORM_LIBS += -L $(shell dirname `$(CC) $(CFLAGS) -print-libgcc-file-name`) -lgcc
+
+SUBDIRS        =  
+#########################################################################
+#########################################################################
+
+ALL = x-load.bin System.map
+
+all:           $(ALL)
+
+x-load.bin:    x-load
+               $(OBJCOPY) ${OBJCFLAGS} -O binary $< $@
+x-load:        $(OBJS) $(LIBS) $(LDSCRIPT)
+               UNDEF_SYM=`$(OBJDUMP) -x $(LIBS) |sed  -n -e 's/.*\(__u_boot_cmd_.*\)/-u\1/p'|sort|uniq`;\
+               $(LD) $(LDFLAGS) $$UNDEF_SYM $(OBJS) \
+                       --start-group $(LIBS) --end-group $(PLATFORM_LIBS) \
+                       -Map x-load.map -o x-load
+$(LIBS):
+               $(MAKE) -C `dirname $@`
+
+  
+System.map:    x-load
+               @$(NM) $< | \
+               grep -v '\(compiled\)\|\(\.o$$\)\|\( [aUw] \)\|\(\.\.ng$$\)\|\(LASH[RL]DI\)' | \
+               sort > System.map
+
+oneboot:       x-load.bin
+               scripts/mkoneboot.sh
+
+#########################################################################
+else
+all install x-load x-load.srec oneboot depend dep:
+       @echo "System not configured - see README" >&2
+       @ exit 1
+endif
+
+#########################################################################
+
+unconfig:
+       rm -f include/config.h include/config.mk
+
+#========================================================================
+# ARM
+#========================================================================
+#########################################################################
+## OMAP1 (ARM92xT) Systems
+#########################################################################
+
+omap1710h3_config :    unconfig
+       @./mkconfig $(@:_config=) arm arm926ejs omap1710h3
+
+#########################################################################
+## OMAP2 (ARM1136) Systems
+#########################################################################
+
+omap2420h4_config :    unconfig
+       @./mkconfig $(@:_config=) arm arm1136 omap2420h4
+
+omap2430sdp_config :    unconfig
+       @./mkconfig $(@:_config=) arm arm1136 omap2430sdp
+
+#########################################################################
+## OMAP3 (ARM-CortexA8) Systems
+#########################################################################
+omap3430sdp_config :    unconfig
+       @./mkconfig $(@:_config=) arm omap3 omap3430sdp
+
+omap3430labrador_config :    unconfig
+       @./mkconfig $(@:_config=) arm omap3 omap3430labrador
+
+omap3evm_config :      unconfig
+
+       @./mkconfig $(@:_config=) arm omap3 omap3evm
+
+#########################################################################
+
+clean:
+       find . -type f \
+               \( -name 'core' -o -name '*.bak' -o -name '*~' \
+               -o -name '*.o'  -o -name '*.a'  \) -print \
+               | xargs rm -f
+clobber:       clean
+       find . -type f \
+               \( -name .depend -o -name '*.srec' -o -name '*.bin' \) \
+               -print \
+               | xargs rm -f
+       rm -f $(OBJS) *.bak tags TAGS
+       rm -fr *.*~
+       rm -f x-load x-load.map $(ALL) 
+       rm -f include/asm/proc include/asm/arch
+
+mrproper \
+distclean:     clobber unconfig
+
+backup:
+       F=`basename $(TOPDIR)` ; cd .. ; \
+       gtar --force-local -zcvf `date "+$$F-%Y-%m-%d-%T.tar.gz"` $$F
+
+#########################################################################
diff --git a/README b/README
new file mode 100644 (file)
index 0000000..ae2662a
--- /dev/null
+++ b/README
@@ -0,0 +1,152 @@
+#
+# (C) Copyright 2004-2006 Texas Instruments
+#
+# Some cut/paste from U-Boot README
+# (C) Copyright 2000 - 2004
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+Summary:
+========
+
+This directory contains the source code for X-Loader, an initial program
+loader for Embedded boards based on OMAP processors. X-Loader can be
+signed by Texas Instruments IFT and installed to Nand flash to achieve
+Nand booting.
+
+
+Status:
+=======
+
+The support for Texas Instruments H3 board (OMAP1710) has been implemented
+and tested. (May 2004)
+The support for Texas Instruments H4 board (OMAP2420) has been implemented
+and tested. (Nov 2004)
+The support for Texas Instruments 2430SDP board (OMAP2430) has been implemented
+and tested. (Jul 2006)
+The support for Texas Instruments 3430SDP board (OMAP3430) has been implemented
+and tested. (Dec 2006)
+
+
+Support for other OMAP boards can be added.
+  
+Directory Hierarchy:
+====================
+
+- board                Board dependent files
+- cpu          CPU specific files
+- drivers      Commonly used device drivers
+- lib          Libraries
+- cpu/arm926ejs Files specific to ARM 926 CPUs
+- cpu/arm1136 Files specific to ARM 1136 CPUs
+- cpu/omap3 Files specific to ARM CortexA8 CPU
+
+- board/omap1710h3
+               Files specific to OMAP 1710 H3 boards
+- board/omap2420h4
+               Files specific to OMAP 2420 H4 boards
+- board/omap2430sdp
+               Files specific to OMAP 2430 2430sdp boards
+- board/omap3430sdp
+               Files specific to OMAP 3420sdp boards
+
+Software Configuration:
+=======================
+
+Configuration is usually done using C preprocessor defines. Configuration
+depends on the combination of board and CPU type; all such information is
+kept in a configuration file "include/configs/<board_name>.h".
+
+Example: For a H3 module, all configuration settings are in
+"include/configs/omap1710h3.h".
+  
+For all supported boards there are ready-to-use default
+configurations available; just type "make <board_name>_config".
+
+Example: For a H3 module type:
+
+       cd x-load
+       make omap1710h3_config
+
+After a board has been configured, type "make" to build it supposing the
+needed cross tools are in your path.
+
+Image Format:
+=============
+
+X-Loader expects OS boot loader (e.g. U-Boot) in Nand flash using
+JFFS2 style ECC. 
+
+
+Prepare Booting Nand Flash:
+===========================
+
+After you have built x-load.bin for your board, you need to do the
+followings to get it into Nand flash:
+
+1. Use Texas Instruments IFT to sign x-load.bin. This results in a
+signed image called x-load.bin.ift.
+2. Use Texas Instruments FlashPrep to generate a .out file using
+FlashWriterNand and specifying 0 as nand target address.
+3. Use Texas instrumnets Code Composer Studio to run the .out file 
+which flashes x-load.bin.ift to Nand flash.
+
+Next you need to get your OS boot loader to Nand at the address your
+X-Loader expects. For the H3 example, you can use U-Boot to flash U-Boot.
+You can't use FlashWriterNand because it uses ROM code ECC style.  
+
+
+More Information
+================
+
+OMAP1710 NAND Booting Design Document has more information.
+
+Implemenation notes:
+====================
+H3, H4 support NAND flash booting
+2430sdp & 3430sdp support OneNAND booting
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
\ No newline at end of file
diff --git a/arm_config.mk b/arm_config.mk
new file mode 100644 (file)
index 0000000..73d9625
--- /dev/null
@@ -0,0 +1,24 @@
+#
+# (C) Copyright 2000-2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+PLATFORM_CPPFLAGS += -DCONFIG_ARM -D__ARM__
diff --git a/board/omap1710h3/Makefile b/board/omap1710h3/Makefile
new file mode 100644 (file)
index 0000000..94f5821
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap1710h3.o 
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap1710h3/config.mk b/board/omap1710h3/config.mk
new file mode 100644 (file)
index 0000000..d9e3c76
--- /dev/null
@@ -0,0 +1,26 @@
+#
+# (C) Copyright 2002
+# Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+# David Mueller, ELSOFT AG, <d.mueller@elsoft.ch>
+#
+# (C) Copyright 2004
+# Texas Instruments, <www.ti.com>
+# Kshitij Gupta <Kshitij@ti.com>
+#
+# TI H3 board with OMAP1710 (ARM925EJS) cpu
+# see http://www.ti.com/ for more information on Texas Instruments
+#
+# Innovator has 1 bank of 256 MB SDRAM
+# Physical Address:
+# 1000'0000 to 2000'0000
+#
+#
+# Linux-Kernel is expected to be at 1000'8000, entry 1000'8000
+# (mem base + reserved)
+#
+# we load ourself to 1108'0000
+#
+#
+
+PLATFORM_LDFLAGS += -no-warn-mismatch
+TEXT_BASE = 0x11080000
diff --git a/board/omap1710h3/omap1710h3.c b/board/omap1710h3/omap1710h3.c
new file mode 100644 (file)
index 0000000..245cfe2
--- /dev/null
@@ -0,0 +1,89 @@
+/*
+ * (C) Copyright 2004
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ *
+ * (C) Copyright 2002
+ * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
+ * Marius Groeger <mgroeger@sysgo.de>
+ *
+ * (C) Copyright 2002
+ * David Mueller, ELSOFT AG, <d.mueller@elsoft.ch>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <common.h>
+#if defined(CONFIG_OMAP1710)
+#include <./configs/omap1510.h>
+#endif
+  
+#define COMP_MODE_ENABLE ((unsigned int)0x0000EAEF)
+
+int board_init (void)
+{
+#ifdef CFG_PRINTF 
+
+       /* setup for UART1 */
+       *(volatile unsigned int *) ((unsigned int)FUNC_MUX_CTRL_0) &= ~(0x02000000);    /* bit 25 */
+       /* bit 29 for UART1 */
+       *(volatile unsigned int *) ((unsigned int)MOD_CONF_CTRL_0) &= ~(0x00002000);
+  
+       /* Enable the power for UART1 */
+#define UART1_48MHZ_ENABLE     ((unsigned short)0x0200)
+#define SW_CLOCK_REQUEST       0xFFFE0834
+       *((volatile unsigned short *)SW_CLOCK_REQUEST) |= UART1_48MHZ_ENABLE;
+
+#endif
+
+       *(volatile unsigned int *) ((unsigned int)COMP_MODE_CTRL_0) = COMP_MODE_ENABLE;
+       return 0;
+}
+
+#define GPIO1_DIRECTION                0xFFFBE434
+#define FUNC_MUX_CTRL_F                0xFFFE1094
+#define PU_PD_SEL_4                    0xFFFE10C4
+/*
+ * On H3 board, Nand R/B is tied to GPIO_10
+ * We setup this GPIO pin 
+ */
+int nand_init (void)
+{
+       
+       /* GPIO_10 for input. it is in GPIO1 module */
+       *(volatile unsigned int *) ((unsigned int)GPIO1_DIRECTION) |= 0x0400; 
+       
+       /* GPIO10 Func_MUX_CTRL reg bit 29:27, Configure V2 to mode1 as GPIO */
+       *(volatile unsigned int *) ((unsigned int)FUNC_MUX_CTRL_F) &= 0xC7FFFFFF;
+       *(volatile unsigned int *) ((unsigned int)FUNC_MUX_CTRL_F) |= 0x08000000;
+         
+       /* GPIO10 pullup/down register, Enable pullup on GPIO10 */
+       *(volatile unsigned int *) ((unsigned int)PU_PD_SEL_4) |= 0x08;
+        
+       if (nand_chip()){
+               printf("Unsupported Chip!\n");
+               return 1;
+       }
+       return 0;
+}
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{}
diff --git a/board/omap1710h3/platform.S b/board/omap1710h3/platform.S
new file mode 100644 (file)
index 0000000..ef64e3e
--- /dev/null
@@ -0,0 +1,410 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ * Kshitij Gupta <Kshitij@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#if defined(CONFIG_OMAP1710)
+#include <./configs/omap1510.h>
+#endif
+
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+.globl platformsetup
+platformsetup:
+
+
+       /*------------------------------------------------------*
+        * Set up ARM CLM registers (IDLECT1)                   *
+        *------------------------------------------------------*/
+       ldr     r0,     REG_ARM_IDLECT1
+       ldr     r1,     VAL_ARM_IDLECT1
+       str     r1,     [r0]
+
+       /*------------------------------------------------------*
+        * Set up ARM CLM registers (IDLECT2)                   *
+        *------------------------------------------------------*/
+       ldr     r0,     REG_ARM_IDLECT2
+       ldr     r1,     VAL_ARM_IDLECT2
+       str     r1,     [r0]
+
+       /*------------------------------------------------------*
+        * Set up ARM CLM registers (IDLECT3)                   *
+        *------------------------------------------------------*/
+       ldr     r0,     REG_ARM_IDLECT3
+       ldr     r1,     VAL_ARM_IDLECT3
+       str     r1,     [r0]
+
+
+       mov     r1,     #0x05           /* PER_EN bit */
+       ldr     r0,     REG_ARM_RSTCT2
+       strh    r1,     [r0]            /* CLKM; Peripheral reset. */
+
+       /* Set CLKM to Sync-Scalable    */
+       /* I supposedly need to enable the dsp clock before switching */
+       ldr     r1,     VAL_ARM_SYSST
+       ldr     r0,     REG_ARM_SYSST
+       strh    r1,     [r0]
+       mov     r0,     #0x400
+1:
+       subs    r0,     r0,     #0x1    /* wait for any bubbles to finish */
+       bne     1b
+       ldr     r1,     VAL_ARM_CKCTL
+       ldr     r0,     REG_ARM_CKCTL
+       strh    r1,     [r0]
+
+       /* a few nops to let settle */
+       nop
+       nop
+       nop
+       nop
+       nop
+       nop
+       nop
+       nop
+       nop
+       nop
+
+       /* setup DPLL 1 */
+       /* Ramp up the clock to 96Mhz */
+       ldr     r1,     VAL_DPLL1_CTL
+       ldr     r0,     REG_DPLL1_CTL
+       strh    r1,     [r0]
+       ands    r1,     r1,     #0x10   /* Check if PLL is enabled. */
+       beq     lock_end        /* Do not look for lock if BYPASS selected */
+2:
+       ldrh    r1,     [r0]
+       ands    r1,     r1,     #0x01   /*      Check the LOCK bit.*/
+       beq 2b                  /*      loop until bit goes hi. */
+lock_end:
+
+
+       /*------------------------------------------------------*
+        * Turn off the watchdog during init...                 *
+        *------------------------------------------------------*/
+       ldr     r0,     REG_WATCHDOG
+       ldr     r1,     WATCHDOG_VAL1
+       str     r1,     [r0]
+       ldr     r1,     WATCHDOG_VAL2
+       str     r1,     [r0]
+       ldr     r0,     REG_WSPRDOG
+       ldr     r1,     WSPRDOG_VAL1
+       str     r1,     [r0]
+       ldr     r0,     REG_WWPSDOG
+
+watch1Wait:
+       ldr     r1,     [r0]
+       tst     r1,     #0x10
+       bne     watch1Wait
+
+       ldr     r0,     REG_WSPRDOG
+       ldr     r1,     WSPRDOG_VAL2
+       str     r1,     [r0]
+       ldr     r0,     REG_WWPSDOG
+watch2Wait:
+       ldr     r1,     [r0]
+       tst     r1,     #0x10
+       bne     watch2Wait
+
+
+       /* Set memory timings corresponding to the new clock speed */
+        
+       /*
+       * Delay for SDRAM initialization.
+       */
+       mov     r3,     #0x1800         /* value should be checked */
+3:
+       subs    r3,     r3,     #0x1    /* Decrement count */
+       bne     3b
+
+
+       /*
+        * Set SDRAM control values. Disable refresh before MRS command.
+        */
+
+       /* mobile ddr operation */
+       ldr     r0,     REG_SDRAM_OPERATION
+       mov     r2,     #07
+       str     r2,     [r0]
+
+       /* config register */
+       ldr     r0,     REG_SDRAM_CONFIG
+       ldr     r1,     SDRAM_CONFIG_VAL
+       str     r1,     [r0]
+
+       /* manual command register */
+       ldr     r0,     REG_SDRAM_MANUAL_CMD
+       /* issue set cke high */
+       mov     r1,     #CMD_SDRAM_CKE_SET_HIGH
+       str     r1,     [r0]
+       /* issue nop */
+       mov     r1,     #CMD_SDRAM_NOP
+       str     r1,     [r0]
+
+       mov     r2,     #0x0100
+waitMDDR1:
+       subs    r2,     r2,      #1
+       bne     waitMDDR1       /* delay loop */
+
+       /* issue precharge */
+       mov     r1,     #CMD_SDRAM_PRECHARGE
+       str     r1,     [r0]
+
+
+       /* issue autorefresh x 2 */
+       mov     r1,     #CMD_SDRAM_AUTOREFRESH
+       str     r1,     [r0]
+       str     r1,     [r0]
+
+       /* mrs register ddr mobile */
+       ldr     r0,     REG_SDRAM_MRS
+       mov     r1,     #0x33
+       str     r1,     [r0]
+
+       /* emrs1 low-power register */
+       ldr     r0,     REG_SDRAM_EMRS1
+       /* self refresh on all banks */
+       mov     r1,     #0
+       str     r1,     [r0]
+
+       ldr     r0,     REG_DLL_URD_CONTROL
+       ldr     r1,     DLL_URD_CONTROL_VAL
+       str     r1,     [r0]
+
+       ldr     r0,     REG_DLL_LRD_CONTROL
+       ldr     r1,     DLL_LRD_CONTROL_VAL
+       str     r1,     [r0]
+
+       ldr     r0,     REG_DLL_WRT_CONTROL
+       ldr     r1,     DLL_WRT_CONTROL_VAL
+       str     r1,     [r0]
+
+       /* delay loop */
+       mov     r2,     #0x0100
+waitMDDR2:
+       subs    r2,     r2,     #1
+       bne     waitMDDR2
+
+       /*
+        * Delay for SDRAM initialization.
+        */
+       mov     r3,     #0x1800
+4:
+       subs    r3,     r3,     #1      /* Decrement count. */
+       bne     4b
+       b       common_tc
+
+skip_sdram:
+
+       ldr     r0,     REG_SDRAM_CONFIG
+       ldr     r1,     SDRAM_CONFIG_VAL
+       str     r1,     [r0]
+
+       /* Enable EMIFF TC Doubler in OMAP1710 */
+       ldr     r0,     REG_EMIFF_DOUBLER
+       mov     r0,     #0x1;
+
+common_tc:
+       /* slow interface */
+       ldr     r1,     VAL_TC_EMIFS_CONFIG
+       ldr     r0,     REG_TC_EMIFS_CONFIG
+       str     r1,     [r0]
+
+#ifdef CFG_BOOT_CS0
+       /* Chip Select 3 for NAND*/
+       ldr     r1,     VAL_TC_EMIFS_CS3_CONFIG
+       ldr     r0,     REG_TC_EMIFS_CS3_CONFIG
+       str     r1,     [r0] 
+#else
+       /* Chip Select 2 for NAND*/
+       ldr     r1,     VAL_TC_EMIFS_CS2_CONFIG
+       ldr     r0,     REG_TC_EMIFS_CS2_CONFIG
+       str     r1,     [r0] 
+#endif
+  
+        /* Start MPU Timer 1 */
+        ldr     r0,     REG_MPU_LOAD_TIMER
+        ldr     r1,     VAL_MPU_LOAD_TIMER
+        str     r1,     [r0]
+
+        ldr     r0,     REG_MPU_CNTL_TIMER
+        ldr     r1,     VAL_MPU_CNTL_TIMER
+        str     r1,     [r0]
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+
+REG_TC_EMIFS_CONFIG:           /* 32 bits */
+       .word 0xfffecc0c
+#ifdef CFG_BOOT_CS0
+REG_TC_EMIFS_CS3_CONFIG:       /* 32 bits */
+       .word 0xfffecc1c
+#else
+REG_TC_EMIFS_CS2_CONFIG:       /* 32 bits */
+       .word 0xfffecc18
+#endif
+/* MPU clock/reset/power mode control registers */
+REG_ARM_CKCTL:                 /* 16 bits */
+       .word 0xfffece00
+
+REG_ARM_IDLECT3:               /* 16 bits */
+       .word 0xfffece24
+REG_ARM_IDLECT2:               /* 16 bits */
+       .word 0xfffece08
+REG_ARM_IDLECT1:               /* 16 bits */
+       .word 0xfffece04
+
+REG_ARM_RSTCT2:                        /* 16 bits */
+       .word 0xfffece14
+REG_ARM_SYSST:                 /* 16 bits */
+       .word 0xfffece18
+/* DPLL control registers */
+REG_DPLL1_CTL:                 /* 16 bits */
+       .word 0xfffecf00
+
+/* Watch Dog register */
+/* secure watchdog stop */
+REG_WSPRDOG:
+       .word 0xfffeb048
+/* watchdog write pending */
+REG_WWPSDOG:
+       .word 0xfffeb034
+
+WSPRDOG_VAL1:
+       .word 0x0000aaaa
+WSPRDOG_VAL2:
+       .word 0x00005555
+
+/* SDRAM config is: auto refresh enabled, 16 bit 4 bank,
+ counter @8192 rows, 10 ns, 8 burst */
+REG_SDRAM_CONFIG:
+       .word 0xfffecc20
+
+/* Operation register */
+REG_SDRAM_OPERATION:
+       .word 0xfffecc80
+
+REG_EMIFF_DOUBLER:
+       .word 0xfffecc60
+
+/* Manual command register */
+REG_SDRAM_MANUAL_CMD:
+       .word 0xfffecc84
+
+/* SDRAM MRS (New) config is: CAS latency is 2, burst length 8 */
+REG_SDRAM_MRS:
+       .word 0xfffecc70
+
+/* SDRAM MRS (New) config is: CAS latency is 2, burst length 8 */
+REG_SDRAM_EMRS1:
+       .word 0xfffecc78
+
+/* WRT DLL register */
+REG_DLL_WRT_CONTROL:
+       .word 0xfffecc64
+DLL_WRT_CONTROL_VAL:
+       .word 0x03500002
+
+/* URD DLL register */
+REG_DLL_URD_CONTROL:
+       .word 0xfffeccc0
+DLL_URD_CONTROL_VAL:
+       .word 0x00000006
+
+/* LRD DLL register */
+REG_DLL_LRD_CONTROL:
+       .word 0xfffecccc
+
+REG_WATCHDOG:
+       .word 0xfffec808
+
+REG_MPU_LOAD_TIMER:
+        .word 0xfffec600
+REG_MPU_CNTL_TIMER:
+        .word 0xfffec500
+
+/* 96 MHz Samsung Mobile DDR */
+SDRAM_CONFIG_VAL:
+       .word 0x0c028af4
+
+DLL_LRD_CONTROL_VAL:
+       .word 0x00000006
+
+VAL_ARM_CKCTL:
+       .word 0x350e
+VAL_ARM_SYSST:
+       .word 0x1001
+
+VAL_DPLL1_CTL:
+       .word 0x2810
+
+#ifdef CFG_BOOT_CS0
+VAL_TC_EMIFS_CONFIG:
+       .word 0x00000010 
+VAL_TC_EMIFS_CS3_CONFIG:       
+       .word 0xff80fff3   
+#else
+VAL_TC_EMIFS_CONFIG:
+       .word 0x00000012   /*swap CS0/CS3 addressing */
+VAL_TC_EMIFS_CS2_CONFIG:       
+       .word 0xff80fff3   
+#endif
+
+VAL_TC_EMIFF_SDRAM_CONFIG:
+       .word 0x010290fc
+VAL_TC_EMIFF_MRS:
+       .word 0x00000027
+
+VAL_ARM_IDLECT1:
+       .word 0x000014c6
+
+VAL_ARM_IDLECT2:
+       .word 0x000009ff
+VAL_ARM_IDLECT3:
+       .word 0x0000003f
+
+WATCHDOG_VAL1:
+       .word 0x000000f5
+WATCHDOG_VAL2:
+       .word 0x000000a0
+
+VAL_MPU_LOAD_TIMER:
+        .word 0xffffffff
+VAL_MPU_CNTL_TIMER:
+        .word 0xffffffa1
+
+/* command values */
+.equ CMD_SDRAM_NOP,            0x00000000
+.equ CMD_SDRAM_PRECHARGE,      0x00000001
+.equ CMD_SDRAM_AUTOREFRESH,    0x00000002
+.equ CMD_SDRAM_CKE_SET_HIGH,   0x00000007
diff --git a/board/omap1710h3/x-load.lds b/board/omap1710h3/x-load.lds
new file mode 100644 (file)
index 0000000..7b84eea
--- /dev/null
@@ -0,0 +1,49 @@
+/*
+ * (C) Copyright 2004 Texas Instruments
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+       . = ALIGN(4);
+       .text   :
+       {
+         cpu/arm926ejs/start.o (.text)
+         *(.text)
+       }
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+       . = ALIGN(4);
+       .data : { *(.data) }
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/board/omap2420h4/Makefile b/board/omap2420h4/Makefile
new file mode 100644 (file)
index 0000000..c72e36b
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap2420h4.o 
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap2420h4/config.mk b/board/omap2420h4/config.mk
new file mode 100644 (file)
index 0000000..1c770f3
--- /dev/null
@@ -0,0 +1,26 @@
+#
+# (C) Copyright 2004
+# Texas Instruments, <www.ti.com>
+#
+# TI H4 board with OMAP2420 (ARM1136) cpu
+# see http://www.ti.com/ for more information on Texas Instruments
+#
+# H4 has 1 bank of 32MB or 64MB mDDR-SDRAM on CS0
+# H4 has 1 bank of 32MB or 00MB mDDR-SDRAM on CS1
+# Physical Address:
+# 8000'0000 (bank0)
+# A000/0000 (bank1) ES2 will be configurable
+# Linux-Kernel is expected to be at 8000'8000, entry 8000'8000
+# (mem base + reserved)
+
+# For use with external or internal boots.
+# CONFIG_PARTIAL_SRAM must be defined to use this.
+TEXT_BASE = 0x80e80000
+
+# Used with full SRAM boot.
+# This is either with a GP system or a signed boot image.
+# easiest, and safest way to go if you can.
+# Comment out //CONFIG_PARTIAL_SRAM for this one.
+#
+#TEXT_BASE = 0x40280000
+
diff --git a/board/omap2420h4/omap2420h4.c b/board/omap2420h4/omap2420h4.c
new file mode 100644 (file)
index 0000000..ef81b49
--- /dev/null
@@ -0,0 +1,598 @@
+/*
+ * Copyright (C) 2005 Texas Instruments.
+ * Jian Zhang <jzhang@ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+#include <common.h>
+#include <asm/arch/omap2420.h>
+#include <asm/arch/bits.h>
+
+#include <asm/arch/mem.h>
+#include <asm/arch/sys_info.h>
+#include <asm/arch/clocks.h>
+
+static void wait_for_command_complete(unsigned int wd_base);
+static void watchdog_init(void);
+static void peripheral_enable(void);
+static void muxSetupUART1(void);
+static u32  get_cpu_rev(void);
+
+
+/*******************************************************
+ * Routine: delay
+ * Description: spinning delay to use before udelay works
+ ******************************************************/
+static inline void delay (unsigned long loops)
+{
+       __asm__ volatile ("1:\n"
+                                         "subs %0, %1, #1\n"
+                                         "bne 1b":"=r" (loops):"0" (loops));
+}
+
+/*****************************************
+ * Routine: board_init
+ * Description: Early hardware init.
+ *****************************************/
+int board_init (void)
+{
+       return 0;
+}
+
+#ifdef CFG_SDRAM_DDR
+void
+config_sdram_ddr(u32 rev)
+{
+       /* ball D11, mode 0 */
+       __raw_writeb(0x08, 0x48000032);
+
+       /* SDRC_CS0 Configuration */
+       if (rev == CPU_2420_2422_ES1) {
+               __raw_writel(H4_2422_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+               __raw_writel(H4_2422_SDRC_SHARING, SDRC_SHARING);
+       } else {
+               __raw_writel(H4_2420_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+               __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+       }
+
+       __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, SDRC_RFR_CTRL);
+       __raw_writel(H4_242x_SDRC_ACTIM_CTRLA_0_ES1, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(H4_242x_SDRC_ACTIM_CTRLB_0_ES1, SDRC_ACTIM_CTRLB_0);
+
+       /* Manual Command sequence */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+
+       /* 
+        * CS0 SDRC Mode Register
+        * Burst length = 4 - DDR memory
+        * Serial mode
+        * CAS latency = 3 
+        */
+       __raw_writel(0x00000032, SDRC_MR_0);
+
+       /* SDRC DLLA control register */
+       /* Delay is 90 degrees */
+       if (rev == CPU_2420_2422_ES1) {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00000002, SDRC_DLLA_CTRL);
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00000002, SDRC_DLLB_CTRL);
+       } else {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00000008, SDRC_DLLA_CTRL);       // ES2.x
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00000008, SDRC_DLLB_CTRL);       // ES2.x
+       }
+
+}
+#endif // CFG_SDRAM_DDR
+
+
+#ifdef CFG_SDRAM_COMBO 
+void
+config_sdram_combo(u32 rev)
+{
+
+       u32 dllctrl=0;
+
+        /* ball C12, mode 0 */
+        __raw_writeb(0x00, 0x480000a1);
+        /* ball D11, mode 0 */
+        __raw_writeb(0x00, 0x48000032);
+        /* ball B13, mode 0 - for CKE1 (not needed rkw for combo) */
+        __raw_writeb(0x00, 0x480000a3);
+
+        /*configure sdrc 32 bit for COMBO ddr sdram. Issue soft reset */
+        __raw_writel(0x00000012, SDRC_SYSCONFIG);
+        delay(200000);
+        __raw_writel(0x00000010, SDRC_SYSCONFIG);
+
+       /* SDRCTriState: no Tris */
+        /* CS0MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+
+        /* CS0 SDRC Memory Configuration, */
+        /* DDR-SDRAM, External SDRAM is x32bit, */
+        /* Configure to MUX9: 1x8Mbx32  */
+        __raw_writel(H4_2420_COMBO_MDCFG_0_DDR, SDRC_MCFG_0);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, SDRC_RFR_CTRL);
+
+        /* Manual Command sequence */
+        __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+        __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+        /* CS0 SDRC Mode Register */
+        /* Burst length = 4 - DDR memory */
+        /* Serial mode */
+        /* CAS latency = 3  */
+        __raw_writel(H4_2422_SDRC_MR_0_DDR, SDRC_MR_0);
+
+        /* CS1 SDRC Memory Configuration, */
+        /* DDR-SDRAM, External SDRAM is x32bit, */
+        /* Configure to MUX9: 1x8Mbx32 */
+        __raw_writel(H4_2420_COMBO_MDCFG_0_DDR, SDRC_MCFG_1);
+        __raw_writel(H4_242X_SDRC_ACTIM_CTRLA_0_100MHz, SDRC_ACTIM_CTRLA_1);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
+       __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, 0x680090d4);
+
+        /* Manual Command sequence */
+        __raw_writel(CMD_NOP, SDRC_MANUAL_1);
+        __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
+
+        /* CS1 SDRC Mode Register */
+       /* Burst length = 4 - DDR memory */
+        /* Serial mode */
+        /* CAS latency = 3 */
+        __raw_writel(H4_2422_SDRC_MR_0_DDR, SDRC_MR_1);
+
+        /* SDRC DLLA control register */
+        /* Delay is 90 degrees */
+       if (rev == CPU_242X_ES1)
+               dllctrl = (BIT0|BIT3);
+       else
+               dllctrl = BIT0;         
+
+        if (rev == CPU_2420_2422_ES1) {
+                /* Enable DLL, Load counter with 115 (middle of range) */
+                __raw_writel(0x00007306, SDRC_DLLA_CTRL);
+                __raw_writel(0x00007302, SDRC_DLLA_CTRL);
+                /* Enable DLL, Load counter with 128 (middle of range)  */
+                __raw_writel(0x00007306, SDRC_DLLB_CTRL); /* load ctr value */
+                __raw_writel(0x00007302, SDRC_DLLB_CTRL); /* lock and go */
+        }
+        else {
+                /* Enable DLL, Load counter with 115 (middle of range) */
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);   // ES2.x
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLA_CTRL); // ES2.x
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLB_CTRL);   // ES2.x ?
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLB_CTRL); // ES2.x
+        }
+}
+
+#endif // CFG_SDRAM_COMBO
+
+#ifdef CFG_SDRAM_SDR 
+void
+config_sdram_sdr(u32 rev)
+{
+       u32 dllctrl=0;
+
+       /* ball D11, mode 0 */
+       __raw_writeb(0x00, 0x48000032);
+
+       __raw_writel(0x00000012, SDRC_SYSCONFIG);
+       delay(200000);
+       __raw_writel(0x00000010, SDRC_SYSCONFIG);
+
+       /* Chip-level shared interface management */
+       /* SDRCTriState: no Tris */
+       /* CS0MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       /* CS1MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       if (rev == CPU_2420_2422_ES1)
+               __raw_writel(H4_2422_SDRC_SHARING, SDRC_SHARING);
+       else
+               __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+       /* CS0 SDRC Memory Configuration, */
+       /* DDR-SDRAM, External SDRAM is x32bit, */
+       /* Configure to MUX14: 32Mbx32 */
+       __raw_writel(H4_2420_SDRC_MDCFG_0_SDR, SDRC_MCFG_0); /* diff from combo case */
+       __raw_writel(H4_2420_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, SDRC_RFR_CTRL);
+
+       /* Manual Command sequence */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       /* CS0 SDRC Mode Register */
+       /* Burst length = 2 - SDR memory */
+       /* Serial mode */
+       /* CAS latency = 3  */
+       __raw_writel(H4_2420_SDRC_MR_0_SDR, SDRC_MR_0);  /* diff from combo case */
+
+       /* SDRC DLLA control register */
+       /* Enable DLL, Load counter with 115 (middle of range) */ 
+       /* Delay is 90 degrees */
+
+       if (rev == CPU_242X_ES1)
+                dllctrl = (BIT0|BIT3);
+        else
+                dllctrl = BIT0;
+
+       if (rev == CPU_2420_2422_ES1) {
+               __raw_writel(0x00007306, SDRC_DLLA_CTRL);
+               __raw_writel(0x00007302, SDRC_DLLA_CTRL);
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00007306, SDRC_DLLB_CTRL); /* load ctr value */
+               __raw_writel(0x00007302, SDRC_DLLB_CTRL); /* lock and go */
+       }
+       else {
+               __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);  // ES2.x
+               __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLA_CTRL);     // ES2.x
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLB_CTRL);  // ES2.x
+               __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLB_CTRL);     // ES2.x
+       }
+   
+}
+#endif // CFG_SDRAM_SDR
+
+#ifdef CFG_SDRAM_STACKED 
+void
+config_sdram_stacked(u32 rev)
+{
+
+       /* Pin Muxing for SDRC */
+       __raw_writeb(0x00, 0x480000a1); /* mux mode 0 (CS1) */
+       __raw_writeb(0x00, 0x480000a3); /* mux mode 0 (CKE1) */
+       __raw_writeb(0x00, 0x48000032); /* connect sdrc_a12 */
+       __raw_writeb(0x00, 0x48000031); /* connect sdrc_a13 */
+
+       /* configure sdrc 32 bit for COMBO ddr sdram */
+       __raw_writel(0x00000010, SDRC_SYSCONFIG);       /* no idle ack and RESET enable */
+       delay(200000);
+       __raw_writel(0x00000010, SDRC_SYSCONFIG);       /* smart idle mode */
+
+       /* SDRC_SHARING */
+       /* U-boot is writing 0x00000100 though (H4_2420_SDRC_SHARING ) */
+       //__raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+       __raw_writel(0x00004900, SDRC_SHARING);
+
+       /* SDRC_CS0 Configuration */
+       /* None for ES2.1 */
+
+       /*  SDRC_CS1 Configuration */
+       __raw_writel(0x00000000, SDRC_CS_CFG);  /* Remap CS1 to 0x80000000 */
+
+       /* Disable power down of CKE */
+       __raw_writel(0x00000085, SDRC_POWER);
+
+       __raw_writel(0x01A02019, SDRC_MCFG_1);  /* SDRC_MCFG1 */
+       __raw_writel(0x0003DD03, SDRC_RFR_CTRL1);       /* SDRC_RFR_CTRL1 */
+       __raw_writel(0x92DDC485, SDRC_ACTIM_CTRLA_1);   /* SDRC_ACTIM_CTRLA0 */
+       __raw_writel(0x00000014, SDRC_ACTIM_CTRLB_1);   /* SDRC_ACTIM_CTRLB0 */
+
+       /*Manual Command sequence */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_1);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
+
+       /* CS0 SDRC Mode Register */
+       /* Burst length = 4 - DDR memory */
+       /* Serial mode */
+       /* CAS latency = 3  */
+       __raw_writel(0x00000032, SDRC_MR_1);
+       __raw_writel(0x00000020, SDRC_EMR2_1);  /* weak-strength driver */
+
+       /* SDRC DLLA control register */
+       /* Delay is 90 degrees */
+       if (rev == CPU_2420_2422_ES1) {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00007302, SDRC_DLLA_CTRL);
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00007302, SDRC_DLLB_CTRL);
+       }
+       else {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00003108, SDRC_DLLA_CTRL);       // ES2.x
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00003108, SDRC_DLLB_CTRL);       // ES2.x
+       }
+}
+#endif // CFG_SDRAM_STACKED
+
+/**********************************************************
+ * Routine: s_init
+ * Description: Does early system init of muxing and clocks.
+ * - Called at time when only stack is available.
+ **********************************************************/
+int s_init(int skip)
+{
+       u32   rev;
+
+       rev = get_cpu_rev();
+
+       watchdog_init();
+       muxSetupUART1();
+       delay(100);
+
+       /*DPLL out = 2x DPLL --> core clock */
+       __raw_writel(DPLL_OUT, CM_CLKSEL2_PLL);
+
+       /*DPLL into low power bypass (others off) */
+       __raw_writel(0x00000001, CM_CLKEN_PLL);
+
+       /*MPU core clock = Core /2 = 300 */
+       __raw_writel(MPU_DIV, CM_CLKSEL_MPU);
+
+       /*DSPif=200, DSPif=100, IVA=200 */
+       __raw_writel(DSP_DIV, CM_CLKSEL_DSP);
+
+       /*GFX clock (L3/2) 50MHz */
+       __raw_writel(GFX_DIV, CM_CLKSEL_GFX);
+
+       /*L3=100, L4=100, DisplaySS=50 Vlync=96Mhz,ssi=100, usb=50 */
+       __raw_writel(BUS_DIV, CM_CLKSEL1_CORE);
+
+       /*12MHz apll src, 12/(1+1)*50=300 */
+       __raw_writel(DPLL_VAL, CM_CLKSEL1_PLL);
+
+       /*Valid the configuration */
+       __raw_writel(0x00000001, PRCM_CLKCFG_CTRL);
+       delay(1000);
+
+       /*Enable DPLL=300, 96MHz APLL locked. */
+       __raw_writel(0x0000000F, CM_CLKEN_PLL);
+       delay(200000);
+
+#ifdef CFG_SDRAM_DDR
+       config_sdram_ddr(rev);
+#elif defined(CFG_SDRAM_COMBO)
+       config_sdram_combo(rev);
+#elif defined(CFG_SDRAM_SDR)
+       config_sdram_sdr(rev);
+#elif defined(CFG_SDRAM_STACKED)
+       config_sdram_stacked(rev);
+#else
+#error SDRAM type not supported
+#endif 
+
+       delay(20000);
+       peripheral_enable();
+       return(0);
+}
+
+/*******************************************************
+ * Routine: misc_init_r
+ * Description: Init ethernet (done here so udelay works)
+ ********************************************************/
+int misc_init_r (void)
+{
+       return(0);
+}
+
+/****************************************
+ * Routine: watchdog_init
+ * Description: Shut down watch dogs
+ *****************************************/
+static void watchdog_init(void)
+{
+#define GP (BIT8|BIT9)
+
+       /* There are 4 watch dogs.  1 secure, and 3 general purpose.
+        * I would expect that the ROM takes care of the secure one,
+        * but we will try also.  Of the 3 GP ones, 1 can reset us
+        * directly, the other 2 only generate MPU interrupts.
+        */
+       __raw_writel(WD_UNLOCK1 ,WD2_BASE+WSPR);
+       wait_for_command_complete(WD2_BASE);
+       __raw_writel(WD_UNLOCK2 ,WD2_BASE+WSPR);
+
+#if MPU_WD_CLOCKED /* value 0x10 stick on aptix, BIT4 polarity seems oppsite*/
+       __raw_writel(WD_UNLOCK1 ,WD3_BASE+WSPR);
+       wait_for_command_complete(WD3_BASE);
+       __raw_writel(WD_UNLOCK2 ,WD3_BASE+WSPR);
+
+       __raw_writel(WD_UNLOCK1 ,WD4_BASE+WSPR);
+       wait_for_command_complete(WD4_BASE);
+       __raw_writel(WD_UNLOCK2 ,WD4_BASE+WSPR);
+#endif
+
+}
+
+/******************************************************
+ * Routine: wait_for_command_complete
+ * Description: Wait for posting to finish on watchdog
+ ******************************************************/
+static void wait_for_command_complete(unsigned int wd_base)
+{
+       int pending = 1;
+       do {
+               pending = __raw_readl(wd_base+WWPS);
+       } while (pending);
+}
+
+
+/**********************************************
+ * Routine: dram_init
+ * Description: sets uboots idea of sdram size
+ **********************************************/
+int dram_init (void)
+{
+       return 0;
+}
+/*****************************************************************
+ * Routine: peripheral_enable
+ * Description: Enable the clks & power for perifs (GPT2, UART1,...)
+ ******************************************************************/
+static void peripheral_enable(void)
+{
+       unsigned int v, if_clks=0, func_clks=0;
+
+       /* Enable GP2 timer.*/
+       if_clks |= BIT4;
+       func_clks |= BIT4;
+       v = __raw_readl(CM_CLKSEL2_CORE) | 0x4; /* Sys_clk input OMAP2420_GPT2 */
+       __raw_writel(v, CM_CLKSEL2_CORE);
+       __raw_writel(0x1, CM_CLKSEL_WKUP);
+
+#ifdef CFG_NS16550
+       /* Enable UART1 clock */
+       func_clks |= BIT21;
+       if_clks |= BIT21;
+#endif
+       v = __raw_readl(CM_ICLKEN1_CORE) | if_clks;     /* Interface clocks on */
+       __raw_writel(v,CM_ICLKEN1_CORE );
+       v = __raw_readl(CM_FCLKEN1_CORE) | func_clks; /* Functional Clocks on */
+       __raw_writel(v, CM_FCLKEN1_CORE);
+       delay(1000);
+
+#ifndef KERNEL_UPDATED
+       {
+#define V1 0xffffffff
+#define V2 0x00000007
+
+               __raw_writel(V1, CM_FCLKEN1_CORE);
+               __raw_writel(V2, CM_FCLKEN2_CORE);
+               __raw_writel(V1, CM_ICLKEN1_CORE);
+               __raw_writel(V1, CM_ICLKEN2_CORE);
+       }
+#endif
+
+}
+
+/* Pin Muxing registers used for UART1 */
+#define CONTROL_PADCONF_UART1_CTS       ((volatile unsigned char *)0x480000C5)
+#define CONTROL_PADCONF_UART1_RTS       ((volatile unsigned char *)0x480000C6)
+#define CONTROL_PADCONF_UART1_TX        ((volatile unsigned char *)0x480000C7)
+#define CONTROL_PADCONF_UART1_RX        ((volatile unsigned char *)0x480000C8)
+/****************************************
+ * Routine: muxSetupUART1  (ostboot)
+ * Description: Set up uart1 muxing
+ *****************************************/
+static void muxSetupUART1(void)
+{
+       volatile unsigned char  *MuxConfigReg;
+
+       /* UART1_CTS pin configuration, PIN = D21 */
+       MuxConfigReg = (volatile unsigned char *)CONTROL_PADCONF_UART1_CTS;
+       *MuxConfigReg = 0x00 ; /* Mode = 0, PUPD=Disabled */
+
+       /* UART1_RTS pin configuration, PIN = H21 */
+       MuxConfigReg = (volatile unsigned char *)CONTROL_PADCONF_UART1_RTS;
+       *MuxConfigReg = 0x00 ; /* Mode = 0, PUPD=Disabled */
+
+       /* UART1_TX pin configuration, PIN = L20 */
+       MuxConfigReg = (volatile unsigned char *)CONTROL_PADCONF_UART1_TX;
+       *MuxConfigReg = 0x00 ; /* Mode = 0, PUPD=Disabled */
+
+       /* UART1_RX pin configuration, PIN = T21 */
+       MuxConfigReg = (volatile unsigned char *)CONTROL_PADCONF_UART1_RX;
+       *MuxConfigReg = 0x00 ; /* Mode = 0, PUPD=Disabled */
+}
+
+int nand_init(void)
+{
+       u32     rev;
+
+       rev = get_cpu_rev();
+
+
+       /* GPMC pin muxing */ 
+       (*(volatile int*)0x48000070) &= 0x000000FF;
+       (*(volatile int*)0x48000074) &= 0x00000000;
+       (*(volatile int*)0x48000078) &= 0x00000000;
+       (*(volatile int*)0x4800007C) &= 0x00000000;
+       (*(volatile int*)0x48000080) &= 0xFF000000;
+
+       /* GPMC_IO_DIR */
+       (*(volatile int*)0x4800008C) = 0x19000000;
+
+       /* GPMC Configuration */
+       (*(volatile int*)0x6800A010) = 0x0000000A;
+       while (((*(volatile int *)0x6800A014) & 0x00000001) == 0);
+
+       (*(volatile int*)0x6800A050) = 0x00000001;      
+       (*(volatile int*)0x6800A060) = 0x00001800;      
+       (*(volatile int*)0x6800A064) = 0x00141400;      
+       (*(volatile int*)0x6800A068) = 0x00141400;      
+       (*(volatile int*)0x6800A06C) = 0x0F010F01;      
+       (*(volatile int*)0x6800A070) = 0x010C1414;
+       (*(volatile int*)0x6800A074) = 0x00000A80;
+       (*(volatile int*)0x6800A078) = 0x00000C44;      //base 0x04000000
+
+       (*(volatile int*)0x6800A0A8) = 0x00000000;
+       delay(1000);
+#ifdef CFG_SDRAM_STACKED
+       (*(volatile int*)0x6800A090) = 0x00011000;
+#else
+       (*(volatile int*)0x6800A090) = 0x00011200;
+#endif
+       (*(volatile int*)0x6800A094) = 0x001f1f00;
+       (*(volatile int*)0x6800A098) = 0x00080802;
+       (*(volatile int*)0x6800A09C) = 0x1C091C09;
+       (*(volatile int*)0x6800A0A0) = 0x031A1F1F;
+       (*(volatile int*)0x6800A0A4) = 0x000003C2;
+       (*(volatile int*)0x6800A0A8) = 0x00000F48;
+
+       if (rev != CPU_2420_2422_ES1)
+               (*(volatile int*)0x6800A040) = 0x1FF0;  // es2.x
+
+       if (nand_chip()){
+               printf("Unsupported Chip!\n");
+               return 1;
+       }
+       return 0;
+}
+
+/******************************************
+ * get_cpu_rev(void) - extract version info
+ ******************************************/
+u32 get_cpu_rev(void)
+{
+        u32 v;
+        v = __raw_readl(TAP_IDCODE_REG);
+        v = v >> 28;
+        return(v+1);  /* currently 2422 and 2420 match up */
+}
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{}
+
+
+
diff --git a/board/omap2420h4/platform.S b/board/omap2420h4/platform.S
new file mode 100644 (file)
index 0000000..5cc37e5
--- /dev/null
@@ -0,0 +1,218 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004
+ * Texas Instruments, <www.ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#include <asm/arch/omap2420.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/clocks.h>
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+#ifdef CONFIG_PARTIAL_SRAM
+
+/**************************************************************************
+ * cpy_clk_code: relocates clock code into SRAM where its safer to execute
+ * R1 = SRAM destination address.
+ *************************************************************************/
+.global cpy_clk_code
+ cpy_clk_code:
+        /* Copy DPLL code into SRAM */ 
+        adr     r0, go_to_speed         /* get addr of clock setting code */
+        mov     r2, #384                /* r2 size to copy (div by 32 bytes) */
+        mov     r1, r1                  /* r1 <- dest address (passed in) */
+        add     r2, r2, r0              /* r2 <- source end address */
+next2:
+        ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+        stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+        cmp     r0, r2                  /* until source end address [r2]    */
+        bne     next2
+       mov     pc, lr                  /* back to caller */
+
+/* **************************************************************************** 
+ *  go_to_speed: -Moves to bypass, -Commits clock dividers, -puts dpll at speed
+ *               -executed from SRAM.
+ *  R0 = PRCM_CLKCFG_CTRL - addr of valid reg
+ *  R1 = CM_CLKEN_PLL - addr dpll ctlr reg
+ *  R2 = dpll value
+ *  R3 = CM_IDLEST_CKGEN - addr dpll lock wait
+ ******************************************************************************/    
+.global go_to_speed
+ go_to_speed:
+        sub     sp, sp, #0x4 /* get some stack space */
+        str     r4, [sp]     /* save r4's value */
+
+        /* move into fast relock bypass */
+        ldr     r8, pll_ctl_add
+        mov     r4, #0x2
+        str     r4, [r8]
+        ldr     r4, pll_stat
+block:
+        ldr     r8, [r4]       /* wait for bypass to take effect */
+        and     r8, r8, #0x3
+        cmp     r8, #0x1
+        bne     block
+
+       /* set new dpll dividers _after_ in bypass */
+       ldr     r4, pll_div_add
+       ldr     r8, pll_div_val
+        str     r8, [r4]
+    
+        /* now prepare GPMC (flash) for new dpll speed */
+       /* flash needs to be stable when we jump back to it */
+        ldr     r4, cfg3_0_addr
+        ldr     r8, cfg3_0_val
+        str     r8, [r4]
+        ldr     r4, cfg4_0_addr
+        ldr     r8, cfg4_0_val
+        str     r8, [r4]
+        ldr     r4, cfg1_0_addr
+        ldr     r8, [r4]
+        orr     r8, r8, #0x3     /* up gpmc divider */
+        str     r8, [r4]
+
+       /* setup to 2x loop though code.  The first loop pre-loads the 
+         * icache, the 2nd commits the prcm config, and locks the dpll
+         */
+        mov     r4, #0x1000      /* spin spin spin */
+        mov     r8, #0x4         /* first pass condition & set registers */
+        cmp     r8, #0x4
+2:
+        ldrne   r8, [r3]         /* DPLL lock check */
+        and     r8, r8, #0x7
+        cmp     r8, #0x2
+        beq     4f
+3:
+        subeq   r8, r8, #0x1
+        streq   r8, [r0]         /* commit dividers (2nd time) */
+        nop
+lloop1:
+        sub     r4, r4, #0x1    /* Loop currently necessary else bad jumps */
+        nop
+        cmp     r4, #0x0
+        bne     lloop1
+        mov     r4, #0x40000
+        cmp     r8, #0x1
+        nop
+        streq   r2, [r1]        /* lock dpll (2nd time) */
+        nop
+lloop2:
+        sub     r4, r4, #0x1    /* loop currently necessary else bad jumps */
+        nop
+        cmp     r4, #0x0
+        bne     lloop2
+        mov     r4, #0x40000
+        cmp     r8, #0x1
+        nop
+        ldreq   r8, [r3]         /* get lock condition for dpll */
+        cmp     r8, #0x4         /* first time though? */
+        bne     2b
+        moveq   r8, #0x2         /* set to dpll check condition. */
+        beq     3b               /* if condition not true branch */
+4:  
+        ldr     r4, [sp]
+        add     sp, sp, #0x4     /* return stack space */
+        mov     pc, lr           /* back to caller, locked */        
+
+_go_to_speed: .word go_to_speed
+
+/* these constants need to be close for PIC code */
+cfg3_0_addr:
+    .word  GPMC_CONFIG3_0
+cfg3_0_val: 
+    .word  SMNAND_GPMC_CONFIG3
+cfg4_0_addr:
+    .word  GPMC_CONFIG4_0
+cfg4_0_val:
+    .word  SMNAND_GPMC_CONFIG4
+cfg1_0_addr:
+    .word  GPMC_CONFIG1_0
+pll_ctl_add:
+    .word CM_CLKEN_PLL
+pll_stat:
+    .word CM_IDLEST_CKGEN
+pll_div_add:
+    .word CM_CLKSEL1_PLL 
+pll_div_val:
+    .word DPLL_VAL     /* DPLL setting (300MHz default) */
+#endif            
+
+.globl platformsetup
+platformsetup:
+       mov r3, r0     /* save skip information */
+#ifdef CONFIG_APTIX
+       ldr     r0,     REG_SDRC_MCFG_0
+       ldr     r1,     VAL_SDRC_MCFG_0
+       str     r1,     [r0]
+       ldr     r0,     REG_SDRC_MR_0
+       ldr     r1,     VAL_SDRC_MR_0
+       str     r1,     [r0]
+       /* a ddr needs emr1 set here */
+       ldr     r0,     REG_SDRC_SHARING
+       ldr     r1,     VAL_SDRC_SHARING
+       str     r1,     [r0]
+               ldr     r0,     REG_SDRC_RFR_CTRL_0
+       ldr     r1,     VAL_SDRC_RFR_CTRL_0
+       str     r1,     [r0]
+
+       /* little delay after init */
+       mov r2, #0x1800                        
+1:       
+        subs r2, r2, #0x1
+        bne 1b
+#endif
+#ifdef CONFIG_PARTIAL_SRAM
+       ldr     sp,     SRAM_STACK
+        str     ip,    [sp]    /* stash old link register */
+       mov     ip,     lr      /* save link reg across call */
+        mov     r0,     r3      /* pass skip info to s_init */
+        bl      s_init          /* go setup pll,mux,memory */
+        ldr     ip,    [sp]    /* restore save ip */
+       mov     lr,     ip      /* restore link reg */
+#endif
+
+       /* map interrupt controller */
+       ldr     r0,     VAL_INTH_SETUP
+       mcr     p15, 0, r0, c15, c2, 4
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+REG_CONTROL_STATUS:
+       .word CONTROL_STATUS
+VAL_INTH_SETUP:
+       .word PERIFERAL_PORT_BASE
+SRAM_STACK:
+       .word LOW_LEVEL_SRAM_STACK
+
+
+
+
+
+
diff --git a/board/omap2420h4/x-load.lds b/board/omap2420h4/x-load.lds
new file mode 100644 (file)
index 0000000..f664ca7
--- /dev/null
@@ -0,0 +1,54 @@
+/*
+ * January 2004 - Changed to support H4 device 
+ * Copyright (c) 2004 Texas Instruments 
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+
+       . = ALIGN(4);
+       .text      :
+       {
+         cpu/arm1136/start.o   (.text)
+         *(.text)
+       }
+
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+
+       . = ALIGN(4);
+       .data : { *(.data) }
+
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/board/omap2430sdp/Makefile b/board/omap2430sdp/Makefile
new file mode 100644 (file)
index 0000000..a9bb3f0
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap2430sdp.o 
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap2430sdp/config.mk b/board/omap2430sdp/config.mk
new file mode 100644 (file)
index 0000000..7bc5078
--- /dev/null
@@ -0,0 +1,28 @@
+#
+# (C) Copyright 2004
+# Texas Instruments, <www.ti.com>
+#
+# TI H4 board with OMAP2420 (ARM1136) cpu
+# see http://www.ti.com/ for more information on Texas Instruments
+#
+# H4 has 1 bank of 32MB or 64MB mDDR-SDRAM on CS0
+# H4 has 1 bank of 32MB or 00MB mDDR-SDRAM on CS1
+# Physical Address:
+# 8000'0000 (bank0)
+# A000/0000 (bank1) ES2 will be configurable
+# Linux-Kernel is expected to be at 8000'8000, entry 8000'8000
+# (mem base + reserved)
+
+# 2430 h4 has same mem configuration as h4.
+
+# For use with external or internal boots.
+# CONFIG_PARTIAL_SRAM must be defined to use this.
+TEXT_BASE = 0x80e80000
+
+# Used with full SRAM boot.
+# This is either with a GP system or a signed boot image.
+# easiest, and safest way to go if you can.
+# Comment out //CONFIG_PARTIAL_SRAM for this one.
+#
+#TEXT_BASE = 0x40280000
+
diff --git a/board/omap2430sdp/omap2430sdp.c b/board/omap2430sdp/omap2430sdp.c
new file mode 100644 (file)
index 0000000..f2a7b42
--- /dev/null
@@ -0,0 +1,746 @@
+/*
+ * (C) Copyright 2004-2005
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+#include <common.h>
+#include <asm/arch/omap2430.h>
+#include <asm/arch/bits.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/sys_info.h>
+#include <asm/arch/clocks.h>
+
+static void wait_for_command_complete(unsigned int wd_base);
+static void watchdog_init(void);
+static void peripheral_enable(void);
+static void muxSetupAll(void);
+static u32  get_cpu_rev(void);
+static u32  get_device_type(void);
+static void prcm_init(void);
+
+
+/*******************************************************
+ * Routine: delay
+ * Description: spinning delay to use before udelay works
+ ******************************************************/
+static inline void delay (unsigned long loops)
+{
+       __asm__ volatile ("1:\n"
+                                         "subs %0, %1, #1\n"
+                                         "bne 1b":"=r" (loops):"0" (loops));
+}
+
+/*****************************************
+ * Routine: board_init
+ * Description: Early hardware init.
+ *****************************************/
+int board_init (void)
+{
+       return 0;
+}
+
+/******************************************
+ * get_cpu_rev(void) - extract version info
+ ******************************************/
+u32 get_cpu_rev(void)
+{
+        u32 v;
+        v = __raw_readl(TAP_IDCODE_REG);
+        v = v >> 28;
+        return(v+1);  /* currently 2422 and 2420 match up */
+}
+
+/*************************************************************
+ *  get_device_type(): tell if GP/HS/EMU/TST
+ *************************************************************/
+u32 get_device_type(void)
+{
+        int mode;
+        mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
+        return(mode >>= 8);
+}
+
+/*************************************************************
+ *  Helper function to wait for the status of a register
+ *************************************************************/
+u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
+{
+        u32 i = 0, val;
+        do {
+                ++i;
+                val = __raw_readl(read_addr) & read_bit_mask;
+                if (val == match_value)
+                        return(1);
+                if (i==bound)
+                        return(0);
+        } while (1);
+}
+
+/*************************************************************
+ *  Support for multiple type of memory types
+ *************************************************************/
+#ifdef CFG_SDRAM_DDR
+void
+config_sdram_ddr(u32 rev)
+{
+       /* ball D11, mode 0 */
+       __raw_writeb(0x08, 0x48000032);
+
+       /* SDRC_CS0 Configuration */
+       __raw_writel(H4_2420_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+       __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+       __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, SDRC_RFR_CTRL);
+       __raw_writel(H4_242x_SDRC_ACTIM_CTRLA_0_ES1, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(H4_242x_SDRC_ACTIM_CTRLB_0_ES1, SDRC_ACTIM_CTRLB_0);
+
+       /* Manual Command sequence */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+
+       /* 
+        * CS0 SDRC Mode Register
+        * Burst length = 4 - DDR memory
+        * Serial mode
+        * CAS latency = 3 
+        */
+       __raw_writel(0x00000032, SDRC_MR_0);
+
+       /* SDRC DLLA control register */
+       /* Delay is 90 degrees */
+       /* Enable DLL, Load counter with 115 (middle of range) */ 
+       __raw_writel(0x00000008, SDRC_DLLA_CTRL);       // ES2.x
+       /* Enable DLL, Load counter with 128 (middle of range) */ 
+       __raw_writel(0x00000008, SDRC_DLLB_CTRL);       // ES2.x
+
+}
+#endif // CFG_SDRAM_DDR
+
+#ifdef CFG_SDRAM_COMBO 
+void
+config_sdram_combo(u32 rev)
+{
+
+       u32 dllctrl=0;
+
+        /* ball C12, mode 0 */
+        __raw_writeb(0x00, 0x480000a1);
+        /* ball D11, mode 0 */
+        __raw_writeb(0x00, 0x48000032);
+        /* ball B13, mode 0 - for CKE1 (not needed rkw for combo) */
+        __raw_writeb(0x00, 0x480000a3);
+
+        /*configure sdrc 32 bit for COMBO ddr sdram. Issue soft reset */
+        __raw_writel(0x00000012, SDRC_SYSCONFIG);
+        wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000); /* wait till reset done set */
+        __raw_writel(0x00000000, SDRC_SYSCONFIG);
+
+        /* SDRCTriState: no Tris */
+        /* CS0MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       if (rev == CPU_2420_2422_ES1)
+               __raw_writel(H4_2422_SDRC_SHARING, SDRC_SHARING);
+       else
+                       __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+
+        /* CS0 SDRC Memory Configuration, */
+        /* DDR-SDRAM, External SDRAM is x32bit, */
+        /* Configure to MUX9: 1x8Mbx32  */
+        __raw_writel(H4_2420_COMBO_MDCFG_0_DDR, SDRC_MCFG_0);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       
+       /* This is reqd only for ES1 */
+       if (rev == CPU_242X_ES1)
+               __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, SDRC_RFR_CTRL);
+
+        /* Manual Command sequence */
+        __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       delay(5000);
+        __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+        __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+        /* CS0 SDRC Mode Register */
+        /* Burst length = 4 - DDR memory */
+        /* Serial mode */
+        /* CAS latency = 3  */
+        __raw_writel(H4_2422_SDRC_MR_0_DDR, SDRC_MR_0);
+
+        /* CS1 SDRC Memory Configuration, */
+        /* DDR-SDRAM, External SDRAM is x32bit, */
+        /* Configure to MUX9: 1x8Mbx32 */
+        __raw_writel(H4_2420_COMBO_MDCFG_0_DDR, SDRC_MCFG_1);
+        __raw_writel(H4_242X_SDRC_ACTIM_CTRLA_0_100MHz, SDRC_ACTIM_CTRLA_1);
+        __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
+       /* This is reqd only for ES1 */
+       if (rev == CPU_242X_ES1)
+               __raw_writel(H4_242x_SDRC_RFR_CTRL_ES1, 0x680090d4);
+
+        /* Manual Command sequence */
+        __raw_writel(CMD_NOP, 0x680090d8);
+        __raw_writel(CMD_PRECHARGE, 0x680090d8);
+        __raw_writel(CMD_AUTOREFRESH, 0x680090d8);
+        __raw_writel(CMD_AUTOREFRESH, 0x680090d8);
+
+        /* CS1 SDRC Mode Register */
+       /* Burst length = 4 - DDR memory */
+        /* Serial mode */
+        /* CAS latency = 3 */
+        __raw_writel(H4_2422_SDRC_MR_0_DDR, 0x680090b4);
+
+        /* SDRC DLLA control register */
+        /* Delay is 90 degrees */
+
+       if (rev == CPU_242X_ES1)
+               dllctrl = (BIT0|BIT3);
+       else
+               dllctrl = BIT0;         
+
+        if (rev == CPU_2420_2422_ES1) {
+                /* Enable DLL, Load counter with 115 (middle of range) */
+                __raw_writel(0x00007306, SDRC_DLLA_CTRL);
+                __raw_writel(0x00007302, SDRC_DLLA_CTRL);
+                /* Enable DLL, Load counter with 128 (middle of range)  */
+                __raw_writel(0x00007306, SDRC_DLLB_CTRL); /* load ctr value */
+                __raw_writel(0x00007302, SDRC_DLLB_CTRL); /* lock and go */
+        }
+        else {
+                /* Enable DLL, Load counter with 115 (middle of range) */
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);   // ES2.x
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLA_CTRL);   // ES2.x
+               // __raw_writel(0x00009808, SDRC_DLLA_CTRL);   // ES2.x
+                /* Enable DLL, Load counter with 128 (middle of range) */
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL, SDRC_DLLB_CTRL);   // ES2.x ?
+                __raw_writel(H4_2420_SDRC_DLLAB_CTRL & ~(LOADDLL|dllctrl), SDRC_DLLB_CTRL);   // ES2.x
+                //__raw_writel(0x00009808, SDRC_DLLB_CTRL);   // ES2.x
+        }
+}
+
+#endif // CFG_SDRAM_COMBO
+
+#ifdef CFG_2430SDRAM_DDR
+void
+config_2430sdram_ddr(u32 rev)
+{
+       u32 dllstat, dllctrl;
+
+        __raw_writel(0x00000012, SDRC_SYSCONFIG);
+        wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000); /* wait till reset done set */
+        __raw_writel(0x00000000, SDRC_SYSCONFIG);
+
+       /* Chip-level shared interface management */
+       /* SDRCTriState: no Tris */
+       /* CS0MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       /* CS1MuxCfg: 000 (32-bit SDRAM on D31..0) */
+       __raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+       /* CS0 SDRC Memory Configuration, */
+       /* DDR-SDRAM, External SDRAM is x32bit, */
+       /* Configure to MUX14: 32Mbx32 */
+       __raw_writel(SDP_2430_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+       __raw_writel(SDP_2430_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(H4_2420_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+
+       __raw_writel(H4_2420_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
+
+       /* Manual Command sequence */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       delay(5000);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       /* CS0 SDRC Mode Register */
+       /* Burst length = 2 - SDR memory */
+       /* Serial mode */
+       /* CAS latency = 3  */
+       __raw_writel(H4_2420_SDRC_MR_0_DDR, SDRC_MR_0);
+
+       /* Set up SDRC DLL values for 2430 DDR */
+       dllctrl = (SDP_2430_SDRC_DLLAB_CTRL & ~BIT2); /* set target ctrl val */
+       __raw_writel(dllctrl, SDRC_DLLA_CTRL);  /* set lock mode */
+       __raw_writel(dllctrl, SDRC_DLLB_CTRL);  /* set lock mode */
+       delay(0x1000); /* time to track to center */    
+       dllstat = __raw_readl(SDRC_DLLA_STATUS) & 0xFF00; /* get status */
+       dllctrl = (dllctrl & 0x00FF) | dllstat | BIT2; /* build unlock value */
+       __raw_writel(dllctrl, SDRC_DLLA_CTRL);  /* set unlock mode */
+       __raw_writel(dllctrl, SDRC_DLLB_CTRL);  /* set unlock mode */
+}
+#endif // CFG_2430SDRAM_DDR
+
+#ifdef CFG_SDRAM_STACKED 
+void
+config_sdram_stacked(u32 rev)
+{
+
+       /* Pin Muxing for SDRC */
+       __raw_writeb(0x00, 0x480000a1); /* mux mode 0 (CS1) */
+       __raw_writeb(0x00, 0x480000a3); /* mux mode 0 (CKE1) */
+       __raw_writeb(0x00, 0x48000032); /* connect sdrc_a12 */
+       __raw_writeb(0x00, 0x48000031); /* connect sdrc_a13 */
+
+       /* configure sdrc 32 bit for COMBO ddr sdram */
+       __raw_writel(0x00000010, SDRC_SYSCONFIG);       /* no idle ack and RESET enable */
+       delay(200000);
+       __raw_writel(0x00000010, SDRC_SYSCONFIG);       /* smart idle mode */
+
+       /* SDRC_SHARING */
+       /* U-boot is writing 0x00000100 though (H4_2420_SDRC_SHARING ) */
+       //__raw_writel(H4_2420_SDRC_SHARING, SDRC_SHARING);
+
+       __raw_writel(0x00004900, SDRC_SHARING);
+
+       /* SDRC_CS0 Configuration */
+       /* None for ES2.1 */
+
+       /*  SDRC_CS1 Configuration */
+       __raw_writel(0x00000000, SDRC_CS_CFG);  /* Remap CS1 to 0x80000000 */
+
+       /* Disable power down of CKE */
+       __raw_writel(0x00000085, SDRC_POWER);
+
+       __raw_writel(0x01A02019, SDRC_MCFG_1);  /* SDRC_MCFG1 */
+       __raw_writel(0x0003DD03, SDRC_RFR_CTRL1);       /* SDRC_RFR_CTRL1 */
+       __raw_writel(0x92DDC485, SDRC_ACTIM_CTRLA_1);   /* SDRC_ACTIM_CTRLA0 */
+       __raw_writel(0x00000014, SDRC_ACTIM_CTRLB_1);   /* SDRC_ACTIM_CTRLB0 */
+
+       /*Manual Command sequence */
+       __raw_writel(0x00000000, 0x680090D8);
+       __raw_writel(0x00000001, 0x680090D8);
+       __raw_writel(0x00000002, 0x680090D8);
+       __raw_writel(0x00000002, 0x680090D8);
+
+       /* CS0 SDRC Mode Register */
+       /* Burst length = 4 - DDR memory */
+       /* Serial mode */
+       /* CAS latency = 3  */
+       __raw_writel(0x00000032, 0x680090B4);
+       __raw_writel(0x00000020, 0x680090BC);   /* weak-strength driver */
+
+       /* SDRC DLLA control register */
+       /* Delay is 90 degrees */
+       if (rev == CPU_2420_2422_ES1) {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00007302, SDRC_DLLA_CTRL);
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00007302, SDRC_DLLB_CTRL);
+       }
+       else {
+               /* Enable DLL, Load counter with 115 (middle of range) */ 
+               __raw_writel(0x00003108, SDRC_DLLA_CTRL);       // ES2.x
+               /* Enable DLL, Load counter with 128 (middle of range) */ 
+               __raw_writel(0x00003108, SDRC_DLLB_CTRL);       // ES2.x
+       }
+}
+#endif // CFG_SDRAM_STACKED
+
+/*************************************************************
+ * get_sys_clk_speed - determine reference oscillator speed
+ *  based on known 32kHz clock and gptimer.
+ *************************************************************/
+u32 get_osc_clk_speed(u32 *shift)
+{
+#define GPT_EN  ((0<<2)|BIT1|BIT0)      /* enable sys_clk NO-prescale /1 */
+#define GPT_CTR OMAP24XX_GPT2+TCRR      /* read counter address */
+        u32 start, cstart, cend, cdiff, val;
+       unsigned int v, if_clks=0, func_clks=0 ;
+
+
+
+        if(__raw_readl(PRCM_CLKSRC_CTRL) & BIT7){    /* if currently /2 */
+                *shift = 1;
+        }else{
+                *shift = 0;
+        }
+
+       /* enable timer2 */
+       val = __raw_readl(CM_CLKSEL2_CORE) | 0x4;      /* mask for sys_clk use */
+       __raw_writel(val, CM_CLKSEL2_CORE);            /* timer2 source to sys_clk */
+       __raw_writel(BIT4, CM_ICLKEN1_CORE);           /* timer2 interface clock on */
+       __raw_writel(BIT4, CM_FCLKEN1_CORE);           /* timer2 function clock on */
+       /* Enable GP2 timer.*/
+       if_clks |= BIT4;
+       func_clks |= BIT4;
+       v = __raw_readl(CM_ICLKEN1_CORE) | if_clks;     /* Interface clocks on */
+       __raw_writel(v,CM_ICLKEN1_CORE );
+       v = __raw_readl(CM_FCLKEN1_CORE) | func_clks; /* Functional Clocks on */
+       __raw_writel(v, CM_FCLKEN1_CORE);
+        __raw_writel(0, OMAP24XX_GPT2+TLDR);           /* start counting at 0 */
+        __raw_writel(GPT_EN, OMAP24XX_GPT2+TCLR);      /* enable clock */
+        /* enable 32kHz source */                      /* enabled out of reset */
+        /* determine sys_clk via gauging */
+        start = 20 + __raw_readl(S32K_CR);             /* start time in 20 cycles*/
+        while(__raw_readl(S32K_CR) < start);           /* dead loop till start time */
+        cstart = __raw_readl(GPT_CTR);                 /* get start sys_clk count */
+        while(__raw_readl(S32K_CR) < (start+20));      /* wait for 40 cycles */
+        cend = __raw_readl(GPT_CTR);                   /* get end sys_clk count */
+        cdiff = cend - cstart;                         /* get elapsed ticks */
+        /* based on number of ticks assign speed */
+        if(cdiff > (19000 >> *shift))
+                return(S38_4M);
+        else if (cdiff > (15200 >> *shift))
+                return(S26M);
+        else if (cdiff > (13000 >> *shift))
+                return(S24M);
+        else if (cdiff > (9000 >> *shift))
+                return(S19_2M);
+        else if (cdiff > (7600 >> *shift))
+                return(S13M);
+        else
+                return(S12M);
+}
+
+/*********************************************************************************
+ * prcm_init() - inits clocks for PRCM as defined in clocks.h (config II default).
+ *   -- called from SRAM
+ *********************************************************************************/
+void
+prcm_init()
+{
+       u32 div, speed, val, div_by_2;
+
+       val = __raw_readl(PRCM_CLKSRC_CTRL) & ~(BIT1 | BIT0);
+#if defined(OMAP2430_SQUARE_CLOCK_INPUT)
+       __raw_writel(val, PRCM_CLKSRC_CTRL);
+#else
+       __raw_writel((val | BIT0), PRCM_CLKSRC_CTRL);
+#endif
+       speed = get_osc_clk_speed(&div_by_2);
+        if((speed > S19_2M) && (!div_by_2)){ /* if fast && /2 off, enable it */
+                val = ~(BIT6|BIT7) & __raw_readl(PRCM_CLKSRC_CTRL);
+                val |= (0x2 << 6); /* divide by 2 if (24,26,38.4) -> (12/13/19.2)  */
+                __raw_writel(val, PRCM_CLKSRC_CTRL);
+        }
+
+       __raw_writel(0, CM_FCLKEN1_CORE);       /* stop all clocks to reduce ringing */
+       __raw_writel(0, CM_FCLKEN2_CORE);       /* may not be necessary */
+       __raw_writel(0, CM_ICLKEN1_CORE);
+       __raw_writel(0, CM_ICLKEN2_CORE);
+
+       /*DPLL into low power bypass (others off) */
+       __raw_writel(0x00000001, CM_CLKEN_PLL);
+
+       __raw_writel(DPLL_OUT, CM_CLKSEL2_PLL); /* set DPLL out */
+        __raw_writel(MPU_DIV, CM_CLKSEL_MPU);   /* set MPU divider */
+        __raw_writel(DSP_DIV, CM_CLKSEL_DSP);   /* set dsp and iva dividers */
+        __raw_writel(GFX_DIV, CM_CLKSEL_GFX);   /* set gfx dividers */
+        __raw_writel(MDM_DIV, CM_CLKSEL_MDM);   /* set mdm dividers */
+
+       div = BUS_DIV;
+       __raw_writel(div, CM_CLKSEL1_CORE);/* set L3/L4/USB/Display/SSi dividers */
+       delay(1000);
+
+       /*13MHz apll src, PRCM 'x' DPLL rate */
+       __raw_writel(DPLL_VAL, CM_CLKSEL1_PLL);
+
+       /*Valid the configuration */
+       __raw_writel(0x00000001, PRCM_CLKCFG_CTRL);
+       delay(1000);
+
+       /* set up APLLS_CLKIN per crystal */
+       if (speed > S19_2M)
+                speed >>= 1;    /* if fast shift to /2 range */
+        val = (0x2 << 23);      /* default to 13Mhz for 2430c */
+        if (speed == S12M)
+                val = (0x3 << 23);
+        else if (speed == S19_2M)
+                val = (0x0 << 23);
+        val |= (~(BIT23|BIT24|BIT25) & __raw_readl(CM_CLKSEL1_PLL));
+        __raw_writel(val, CM_CLKSEL1_PLL);
+
+        __raw_writel(DPLL_LOCK|APLL_LOCK, CM_CLKEN_PLL);   /* enable apll */
+        wait_on_value(BIT8, BIT8, CM_IDLEST_CKGEN, LDELAY);/* wait for apll lock */
+
+        delay(200000);
+}
+
+void SEC_generic(void)
+{
+/* Permission values for registers -Full fledged permissions to all */
+#define UNLOCK_1 0xFFFFFFFF
+#define UNLOCK_2 0x00000000
+#define UNLOCK_3 0x0000FFFF
+       /* Protection Module Register Target APE (PM_RT)*/
+       __raw_writel(UNLOCK_1, PM_RT_APE_BASE_ADDR_ARM + 0x68); /* REQ_INFO_PERMISSION_1 L*/
+       __raw_writel(UNLOCK_1, PM_RT_APE_BASE_ADDR_ARM + 0x50);  /* READ_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_1, PM_RT_APE_BASE_ADDR_ARM + 0x58);  /* WRITE_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_2, PM_RT_APE_BASE_ADDR_ARM + 0x60); /* ADDR_MATCH_1 L*/
+
+
+       __raw_writel(UNLOCK_3, PM_GPMC_BASE_ADDR_ARM + 0x48); /* REQ_INFO_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_GPMC_BASE_ADDR_ARM + 0x50); /* READ_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_GPMC_BASE_ADDR_ARM + 0x58); /* WRITE_PERMISSION_0 L*/
+
+       __raw_writel(UNLOCK_3, PM_OCM_RAM_BASE_ADDR_ARM + 0x48); /* REQ_INFO_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_OCM_RAM_BASE_ADDR_ARM + 0x50); /* READ_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_OCM_RAM_BASE_ADDR_ARM + 0x58); /* WRITE_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_2, PM_OCM_RAM_BASE_ADDR_ARM + 0x80);  /* ADDR_MATCH_2 L*/
+
+       /* IVA Changes */
+       __raw_writel(UNLOCK_3, PM_IVA2_BASE_ADDR_ARM + 0x48); /* REQ_INFO_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_IVA2_BASE_ADDR_ARM + 0x50); /* READ_PERMISSION_0 L*/
+       __raw_writel(UNLOCK_3, PM_IVA2_BASE_ADDR_ARM + 0x58); /* WRITE_PERMISSION_0 L*/
+}
+
+/**********************************************************
+ * Routine: try_unlock_sram()
+ * Description: If chip is GP type, unlock the SRAM for general use.
+ ***********************************************************/
+void try_unlock_sram(void)
+{
+        int mode;
+
+        /* if GP device unlock device SRAM for general use */
+        mode = get_device_type();
+
+        if ((mode == GP_DEVICE) || (mode == HS_DEVICE) || (mode == EMU_DEVICE)
+            || (mode == TST_DEVICE)) {
+                /* Secure or Emulation device - HS/E/T */
+                SEC_generic();
+        }
+        return;
+}
+
+/**********************************************************
+ * Routine: s_init
+ * Description: Does early system init of muxing and clocks.
+ * - Called at time when only stack is available.
+ **********************************************************/
+
+int s_init(int skip)
+{
+        u32   rev;
+
+        rev = get_cpu_rev();
+
+        watchdog_init();
+       try_unlock_sram();   
+        muxSetupAll();
+        delay(100);
+       prcm_init();
+
+#ifdef CFG_SDRAM_DDR
+        config_sdram_ddr(rev);
+#elif defined(CFG_SDRAM_COMBO)
+        config_sdram_combo(rev);
+#elif defined(CFG_2430SDRAM_DDR)
+        config_2430sdram_ddr(rev);
+#elif defined(CFG_SDRAM_STACKED)
+        config_sdram_stacked(rev);
+#else
+#error SDRAM type not supported
+#endif
+
+        delay(20000);
+        peripheral_enable();
+        return(0);
+}
+
+/*******************************************************
+ * Routine: misc_init_r
+ * Description: Init ethernet (done here so udelay works)
+ ********************************************************/
+int misc_init_r (void)
+{
+       return(0);
+}
+
+/****************************************
+ * Routine: watchdog_init
+ * Description: Shut down watch dogs
+ *****************************************/
+static void watchdog_init(void)
+{
+#define GP (BIT8|BIT9)
+
+       /* There are 4 watch dogs.  1 secure, and 3 general purpose.
+        * I would expect that the ROM takes care of the secure one,
+        * but we will try also.  Of the 3 GP ones, 1 can reset us
+        * directly, the other 2 only generate MPU interrupts.
+        */
+       __raw_writel(WD_UNLOCK1 ,WD2_BASE+WSPR);
+       wait_for_command_complete(WD2_BASE);
+       __raw_writel(WD_UNLOCK2 ,WD2_BASE+WSPR);
+
+}
+
+/******************************************************
+ * Routine: wait_for_command_complete
+ * Description: Wait for posting to finish on watchdog
+ ******************************************************/
+static void wait_for_command_complete(unsigned int wd_base)
+{
+       int pending = 1;
+       do {
+               pending = __raw_readl(wd_base+WWPS);
+       } while (pending);
+}
+
+
+/**********************************************
+ * Routine: dram_init
+ * Description: sets uboots idea of sdram size
+ **********************************************/
+int dram_init (void)
+{
+       return 0;
+}
+/*****************************************************************
+ * Routine: peripheral_enable
+ * Description: Enable the clks & power for perifs (GPT2, UART1,...)
+ ******************************************************************/
+static void peripheral_enable(void)
+{
+       unsigned int v, if_clks=0, if_clks2 = 0, func_clks=0, func_clks2 = 0;
+
+       /* Enable GP2 timer.*/
+       if_clks |= BIT4;
+       func_clks |= BIT4;
+       v = __raw_readl(CM_CLKSEL2_CORE) | 0x4; /* Sys_clk input OMAP24XX_GPT2 */
+       __raw_writel(v, CM_CLKSEL2_CORE);
+       __raw_writel(0x1, CM_CLKSEL_WKUP);
+
+#ifdef CFG_NS16550
+       /* Enable UART1 clock */
+       func_clks |= BIT21;
+       if_clks |= BIT21;
+#endif
+       v = __raw_readl(CM_ICLKEN1_CORE) | if_clks;     /* Interface clocks on */
+       __raw_writel(v,CM_ICLKEN1_CORE );
+       v = __raw_readl(CM_ICLKEN2_CORE) | if_clks2;    /* Interface clocks on */
+        __raw_writel(v, CM_ICLKEN2_CORE);
+       v = __raw_readl(CM_FCLKEN1_CORE) | func_clks; /* Functional Clocks on */
+       __raw_writel(v, CM_FCLKEN1_CORE);
+       v = __raw_readl(CM_FCLKEN2_CORE) | func_clks2;  /* Functional Clocks on */
+        __raw_writel(v, CM_FCLKEN2_CORE);
+       delay(1000);
+
+}
+
+/* Do pin muxing for all the devices used in X-Loader */
+#define MUX_VAL(OFFSET,VALUE)\
+                __raw_writeb(VALUE, OMAP24XX_CTRL_BASE + OFFSET);
+static void muxSetupAll(void)
+{
+       /* UART 1*/
+       MUX_VAL(0x00B1, 0x1B)        /* uart1_cts- EN, HI, 3, ->gpio_32 */
+       MUX_VAL(0x00B2, 0x1B)        /* uart1_rts- EN, HI, 3, ->gpio_8 */
+       MUX_VAL(0x00B3, 0x1B)        /* uart1_tx- EN, HI, 3, ->gpio_9 */
+       MUX_VAL(0x00B4, 0x1B)        /* uart1_rx- EN, HI, 3, ->gpio_10 */
+       MUX_VAL(0x0107, 0x01)        /* ssi1_dat_tx- Dis, 1, ->uart1_tx */
+       MUX_VAL(0x0108, 0x01)        /* ssi1_flag_tx- Dis, 1, ->uart1_rts */
+       MUX_VAL(0x0109, 0x01)        /* ssi1_rdy_tx- Dis, 1, ->uart1_cts */
+       MUX_VAL(0x010A, 0x01)        /* ssi1_dat_rx- Dis, 1, ->uart1_rx */
+
+       /* Mux settings for SDRC */
+       MUX_VAL(0x0054, 0x1B)        /* sdrc_a14 - EN, HI, 3, ->gpio_0 */
+       MUX_VAL(0x0055, 0x1B)        /* sdrc_a13 - EN, HI, 3, ->gpio_1 */
+       MUX_VAL(0x0056, 0x00)        /* sdrc_a12 - Dis, 0 */
+       MUX_VAL(0x0046, 0x00)        /* sdrc_ncs1 - Dis, 0 */
+       MUX_VAL(0x0048, 0x00)        /* sdrc_cke1 - Dis, 0 */
+       /* GPMC */
+       MUX_VAL(0x0030, 0x00)        /* gpmc_clk - Dis, 0 */
+       MUX_VAL(0x0032, 0x00)        /* gpmc_ncs1- Dis, 0 */
+       MUX_VAL(0x0033, 0x00)        /* gpmc_ncs2- Dis, 0 */
+       MUX_VAL(0x0034, 0x03)        /* gpmc_ncs3- Dis, 3, ->gpio_24 */
+       MUX_VAL(0x0035, 0x03)        /* gpmc_ncs4- Dis, 3, ->gpio_25 */
+       MUX_VAL(0x0036, 0x00)        /* gpmc_ncs5- Dis, 0 */
+       MUX_VAL(0x0037, 0x03)        /* gpmc_ncs6- Dis, 3, ->gpio_27 */
+       MUX_VAL(0x0038, 0x00)        /* gpmc_ncs7- Dis, 0 */
+       MUX_VAL(0x0040, 0x18)        /* gpmc_wait1- Dis, 0 */
+       MUX_VAL(0x0041, 0x18)        /* gpmc_wait2- Dis, 0 */
+       MUX_VAL(0x0042, 0x1B)        /* gpmc_wait3- EN, HI, 3, ->gpio_35 */
+       MUX_VAL(0x0085, 0x1B)        /* gpmc_a10- EN, HI, 3, ->gpio_3 */
+}
+
+int nand_init(void)
+{
+       u32     rev;
+
+       /* GPMC Configuration */
+       rev  = get_cpu_rev();
+
+       /* global settings */
+       __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
+       __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
+       __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
+#ifdef CFG_NAND
+       __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
+#endif
+
+       /* Set the GPMC Vals . For NAND boot on 2430SDP, NAND is mapped at CS0
+         *  , NOR at CS1 and MPDB at CS5. And oneNAND boot, we map oneNAND at CS0.
+        *  We configure only GPMC CS0 with required values. Configiring other devices 
+        *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
+         */
+       __raw_writel(0, GPMC_CONFIG7_0);
+       sdelay(1000);
+
+#ifdef CFG_NAND
+       __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1_0);
+       __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2_0);
+       __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3_0);
+       __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4_0);
+       __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5_0);
+       __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6_0);
+
+#else /* CFG_ONENAND */
+       __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1_0);
+       __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2_0);
+       __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3_0);
+       __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4_0);
+       __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5_0);
+       __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6_0);
+#endif
+
+       /* Enable the GPMC Mapping */
+       __raw_writel(( ((OMAP24XX_GPMC_CS0_SIZE & 0xF)<<8) |
+                    ((OMAP24XX_GPMC_CS0_MAP>>24) & 0x3F) |
+                    (1<<6) ), GPMC_CONFIG7_0);
+       sdelay(2000);
+#ifdef CFG_NAND
+       if (nand_chip()){
+#ifdef CFG_PRINTF
+               printf("Unsupported Chip!\n");
+#endif
+               return 1;
+       }
+#else
+       if (onenand_chip()){
+#ifdef CFG_PRINTF
+               printf("OneNAND Unsupported !\n");
+#endif
+               return 1;
+       }
+
+#endif
+       return 0;
+}
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{ while (0) {};}
diff --git a/board/omap2430sdp/platform.S b/board/omap2430sdp/platform.S
new file mode 100644 (file)
index 0000000..f221d7e
--- /dev/null
@@ -0,0 +1,198 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004-2005
+ * Texas Instruments, <www.ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/omap2430.h>
+#include <asm/arch/clocks.h>
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+/**************************************************************************
+ * cpy_clk_code: relocates clock code into SRAM where its safer to execute
+ * R1 = SRAM destination address.
+ *************************************************************************/
+.global cpy_clk_code
+ cpy_clk_code:
+        /* Copy DPLL code into SRAM */ 
+        adr     r0, go_to_speed         /* get addr of clock setting code */
+        mov     r2, #384                /* r2 size to copy (div by 32 bytes) */
+        mov     r1, r1                  /* r1 <- dest address (passed in) */
+        add     r2, r2, r0              /* r2 <- source end address */
+next2:
+        ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+        stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+        cmp     r0, r2                  /* until source end address [r2]    */
+        bne     next2
+       mov     pc, lr                  /* back to caller */
+
+/* **************************************************************************** 
+ *  go_to_speed: -Moves to bypass, -Commits clock dividers, -puts dpll at speed
+ *               -executed from SRAM.
+ *  R0 = PRCM_CLKCFG_CTRL - addr of valid reg
+ *  R1 = CM_CLKEN_PLL - addr dpll ctlr reg
+ *  R2 = dpll value
+ *  R3 = CM_IDLEST_CKGEN - addr dpll lock wait
+ ******************************************************************************/    
+.global go_to_speed
+ go_to_speed:
+        sub     sp, sp, #0x4 /* get some stack space */
+        str     r4, [sp]     /* save r4's value */
+
+        /* move into fast relock bypass */
+        ldr     r8, pll_ctl_add
+        mov     r4, #0x2
+        str     r4, [r8]
+        ldr     r4, pll_stat
+block:
+        ldr     r8, [r4]       /* wait for bypass to take effect */
+        and     r8, r8, #0x3
+        cmp     r8, #0x1
+        bne     block
+
+       /* set new dpll dividers _after_ in bypass */
+       ldr     r4, pll_div_add
+       ldr     r8, pll_div_val
+        str     r8, [r4]
+    
+        /* now prepare GPMC (flash) for new dpll speed */
+       /* flash needs to be stable when we jump back to it */
+        ldr     r4, flash_cfg3_addr
+        ldr     r8, flash_cfg3_val
+        str     r8, [r4]
+        ldr     r4, flash_cfg4_addr
+        ldr     r8, flash_cfg4_val
+        str     r8, [r4]
+        ldr     r4, flash_cfg1_addr
+        ldr     r8, [r4]
+        orr     r8, r8, #0x3     /* up gpmc divider */
+        str     r8, [r4]
+
+       /* setup to 2x loop though code.  The first loop pre-loads the 
+         * icache, the 2nd commits the prcm config, and locks the dpll
+         */
+        mov     r4, #0x1000      /* spin spin spin */
+        mov     r8, #0x4         /* first pass condition & set registers */
+        cmp     r8, #0x4
+2:
+        ldrne   r8, [r3]         /* DPLL lock check */
+        and     r8, r8, #0x7
+        cmp     r8, #0x2
+        beq     4f
+3:
+        subeq   r8, r8, #0x1
+        streq   r8, [r0]         /* commit dividers (2nd time) */
+        nop
+lloop1:
+        sub     r4, r4, #0x1    /* Loop currently necessary else bad jumps */
+        nop
+        cmp     r4, #0x0
+        bne     lloop1
+        mov     r4, #0x40000
+        cmp     r8, #0x1
+        nop
+        streq   r2, [r1]        /* lock dpll (2nd time) */
+        nop
+lloop2:
+        sub     r4, r4, #0x1    /* loop currently necessary else bad jumps */
+        nop
+        cmp     r4, #0x0
+        bne     lloop2
+        mov     r4, #0x40000
+        cmp     r8, #0x1
+        nop
+        ldreq   r8, [r3]         /* get lock condition for dpll */
+        cmp     r8, #0x4         /* first time though? */
+        bne     2b
+        moveq   r8, #0x2         /* set to dpll check condition. */
+        beq     3b               /* if condition not true branch */
+4:  
+        ldr     r4, [sp]
+        add     sp, sp, #0x4     /* return stack space */
+        mov     pc, lr           /* back to caller, locked */        
+
+_go_to_speed: .word go_to_speed
+
+/* these constants need to be close for PIC code */
+#ifdef CFG_ONENAND
+flash_cfg3_addr:
+    .word GPMC_CONFIG3_0 
+flash_cfg3_val: 
+    .word  ONENAND_GPMC_CONFIG3
+flash_cfg4_addr:
+    .word GPMC_CONFIG4_0
+flash_cfg4_val:
+    .word  ONENAND_GPMC_CONFIG4
+flash_cfg1_addr:
+    .word GPMC_CONFIG1_0
+#else
+flash_cfg3_addr:
+    .word GPMC_CONFIG3_0 
+flash_cfg3_val: 
+    .word  SMNAND_GPMC_CONFIG3
+flash_cfg4_addr:
+    .word GPMC_CONFIG4_0
+flash_cfg4_val:
+    .word  SMNAND_GPMC_CONFIG4
+flash_cfg1_addr:
+    .word GPMC_CONFIG1_0
+#endif
+pll_ctl_add:
+    .word CM_CLKEN_PLL
+pll_stat:
+    .word CM_IDLEST_CKGEN
+pll_div_add:
+    .word CM_CLKSEL1_PLL 
+pll_div_val:
+    .word DPLL_VAL     /* DPLL setting (300MHz default) */
+
+.globl platformsetup
+platformsetup:
+       ldr     sp,     SRAM_STACK
+        str     ip,    [sp]    /* stash old link register */
+       mov     ip,     lr      /* save link reg across call */
+        bl      s_init          /* go setup pll,mux,memory */
+        ldr     ip,    [sp]    /* restore save ip */
+       mov     lr,     ip      /* restore link reg */
+
+       /* map interrupt controller */
+       ldr     r0,     VAL_INTH_SETUP
+       mcr     p15, 0, r0, c15, c2, 4
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+REG_CONTROL_STATUS:
+       .word CONTROL_STATUS
+VAL_INTH_SETUP:
+       .word PERIFERAL_PORT_BASE
+SRAM_STACK:
+       .word LOW_LEVEL_SRAM_STACK
+
diff --git a/board/omap2430sdp/x-load.lds b/board/omap2430sdp/x-load.lds
new file mode 100644 (file)
index 0000000..f12e8f8
--- /dev/null
@@ -0,0 +1,54 @@
+/*
+ * January 2004 - Changed to support H4 device 
+ * Copyright (c) 2004-2005 Texas Instruments 
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+
+       . = ALIGN(4);
+       .text      :
+       {
+         cpu/arm1136/start.o   (.text)
+         *(.text)
+       }
+
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+
+       . = ALIGN(4);
+       .data : { *(.data) }
+
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/board/omap3430labrador/Makefile b/board/omap3430labrador/Makefile
new file mode 100755 (executable)
index 0000000..a5c51b6
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap3430sdp.o
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap3430labrador/config.mk b/board/omap3430labrador/config.mk
new file mode 100755 (executable)
index 0000000..d6ad6c5
--- /dev/null
@@ -0,0 +1,22 @@
+#
+# (C) Copyright 2006
+# Texas Instruments, <www.ti.com>
+#
+# SDP3430 board uses OMAP3430 (ARM-CortexA8) cpu
+# see http://www.ti.com/ for more information on Texas Instruments
+#
+# SDP3430 has 1 bank of 32MB or 128MB mDDR-SDRAM on CS0
+# SDP3430 has 1 bank of 32MB or 00MB mDDR-SDRAM on CS1
+# Physical Address:
+# 8000'0000 (bank0)
+# A000'0000 (bank1) - re-mappable below CS1
+
+# For use if you want X-Loader to relocate from SRAM to DDR
+#TEXT_BASE = 0x80e80000
+
+# For XIP in 64K of SRAM or debug (GP device has it all availabe)
+# SRAM 40200000-4020FFFF base
+# initial stack at 0x4020fffc used in s_init (below xloader).
+# The run time stack is (above xloader, 2k below)
+# If any globals exist there needs to be room for them also
+TEXT_BASE = 0x40208800
diff --git a/board/omap3430labrador/omap3430sdp.c b/board/omap3430labrador/omap3430sdp.c
new file mode 100755 (executable)
index 0000000..89d9ff1
--- /dev/null
@@ -0,0 +1,753 @@
+/*
+ * (C) Copyright 2006-2008
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+#include <common.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/bits.h>
+#include <asm/arch/mux.h>
+#include <asm/arch/sys_proto.h>
+#include <asm/arch/sys_info.h>
+#include <asm/arch/clocks.h>
+#include <asm/arch/mem.h>
+
+/* Used to index into DPLL parameter tables */
+struct dpll_param {
+        unsigned int m;
+        unsigned int n;
+        unsigned int fsel;
+        unsigned int m2;
+};
+
+typedef struct dpll_param dpll_param;
+
+#define MAX_SIL_INDEX  3
+
+/* Following functions are exported from lowlevel_init.S */
+extern dpll_param * get_mpu_dpll_param(void);
+extern dpll_param * get_iva_dpll_param(void);
+extern dpll_param * get_core_dpll_param(void);
+extern dpll_param * get_per_dpll_param(void);
+
+#define __raw_readl(a)    (*(volatile unsigned int *)(a))
+#define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
+#define __raw_readw(a)    (*(volatile unsigned short *)(a))
+#define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
+
+/*******************************************************
+ * Routine: delay
+ * Description: spinning delay to use before udelay works
+ ******************************************************/
+static inline void delay(unsigned long loops)
+{
+       __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
+                         "bne 1b":"=r" (loops):"0"(loops));
+}
+
+/*****************************************
+ * Routine: board_init
+ * Description: Early hardware init.
+ *****************************************/
+int board_init (void)
+{
+       return 0;
+}
+
+/*************************************************************
+ *  get_device_type(): tell if GP/HS/EMU/TST
+ *************************************************************/
+u32 get_device_type(void)
+{
+        int mode;
+        mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
+        return(mode >>= 8);
+}
+
+/******************************************
+ * get_cpu_rev(void) - extract version info
+ ******************************************/
+u32 get_cpu_rev(void)
+{
+       u32 cpuid=0;
+       /* On ES1.0 the IDCODE register is not exposed on L4
+        * so using CPU ID to differentiate
+        * between ES2.0 and ES1.0.
+        */
+       __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
+       if((cpuid  & 0xf) == 0x0)
+               return CPU_3430_ES1;
+       else
+               return CPU_3430_ES2;
+
+}
+
+/******************************************
+ * cpu_is_3410(void) - returns true for 3410
+ ******************************************/
+u32 cpu_is_3410(void)
+{
+       int status;
+       if(get_cpu_rev() < CPU_3430_ES2) {
+               return 0;
+       } else {
+               /* read scalability status and return 1 for 3410*/
+               status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
+               /* Check whether MPU frequency is set to 266 MHz which
+                * is nominal for 3410. If yes return true else false
+                */
+               if (((status >> 8) & 0x3) == 0x2)
+                       return 1;
+               else
+                       return 0;
+       }
+}
+
+/*****************************************************************
+ * sr32 - clear & set a value in a bit range for a 32 bit address
+ *****************************************************************/
+void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
+{
+       u32 tmp, msk = 0;
+       msk = 1 << num_bits;
+       --msk;
+       tmp = __raw_readl(addr) & ~(msk << start_bit);
+       tmp |=  value << start_bit;
+       __raw_writel(tmp, addr);
+}
+
+/*********************************************************************
+ * wait_on_value() - common routine to allow waiting for changes in
+ *   volatile regs.
+ *********************************************************************/
+u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
+{
+       u32 i = 0, val;
+       do {
+               ++i;
+               val = __raw_readl(read_addr) & read_bit_mask;
+               if (val == match_value)
+                       return (1);
+               if (i == bound)
+                       return (0);
+       } while (1);
+}
+
+#ifdef CFG_3430SDRAM_DDR
+/*********************************************************************
+ * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
+ *********************************************************************/
+void config_3430sdram_ddr(void)
+{
+       /* reset sdrc controller */
+       __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
+       wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
+       __raw_writel(0, SDRC_SYSCONFIG);
+
+       /* setup sdrc to ball mux */
+       __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
+
+       /* set mdcfg */
+       __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+
+       /* set timing */
+       __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
+
+       /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       delay(5000);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+       /* set mr0 */
+       __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
+
+       /* set up dll */
+       __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
+       delay(0x2000);  /* give time to lock */
+
+}
+#endif // CFG_3430SDRAM_DDR
+
+/*************************************************************
+ * get_sys_clk_speed - determine reference oscillator speed
+ *  based on known 32kHz clock and gptimer.
+ *************************************************************/
+u32 get_osc_clk_speed(void)
+{
+       u32 start, cstart, cend, cdiff, val;
+
+       val = __raw_readl(PRM_CLKSRC_CTRL);
+       /* If SYS_CLK is being divided by 2, remove for now */
+       val = (val & (~BIT7)) | BIT6;
+       __raw_writel(val, PRM_CLKSRC_CTRL);
+
+       /* enable timer2 */
+       val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
+       __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
+
+       /* Enable I and F Clocks for GPT1 */
+       val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
+       __raw_writel(val, CM_ICLKEN_WKUP);
+       val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
+       __raw_writel(val, CM_FCLKEN_WKUP);
+
+       __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
+       __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
+       /* enable 32kHz source *//* enabled out of reset */
+       /* determine sys_clk via gauging */
+
+       start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
+       while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
+       cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
+       while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
+       cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
+       cdiff = cend - cstart;                          /* get elapsed ticks */
+
+       /* based on number of ticks assign speed */
+       if (cdiff > 19000)
+               return (S38_4M);
+       else if (cdiff > 15200)
+               return (S26M);
+       else if (cdiff > 13000)
+               return (S24M);
+       else if (cdiff > 9000)
+               return (S19_2M);
+       else if (cdiff > 7600)
+               return (S13M);
+       else
+               return (S12M);
+}
+
+/******************************************************************************
+ * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on 
+ *   -- input oscillator clock frequency.
+ *   
+ *****************************************************************************/
+void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
+{
+       if(osc_clk == S38_4M)
+               *sys_clkin_sel=  4;
+       else if(osc_clk == S26M)
+               *sys_clkin_sel = 3;
+       else if(osc_clk == S19_2M)
+               *sys_clkin_sel = 2;
+       else if(osc_clk == S13M)
+               *sys_clkin_sel = 1;
+       else if(osc_clk == S12M)
+               *sys_clkin_sel = 0;
+}
+
+/******************************************************************************
+ * prcm_init() - inits clocks for PRCM as defined in clocks.h
+ *   -- called from SRAM, or Flash (using temp SRAM stack).
+ *****************************************************************************/
+void prcm_init(void)
+{
+       u32 osc_clk=0, sys_clkin_sel;
+       dpll_param *dpll_param_p;
+       u32 clk_index, sil_index;
+
+       /* Gauge the input clock speed and find out the sys_clkin_sel
+        * value corresponding to the input clock.
+        */
+       osc_clk = get_osc_clk_speed();
+       get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
+
+       sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
+
+       /* If the input clock is greater than 19.2M always divide/2 */
+       if(sys_clkin_sel > 2) {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
+               clk_index = sys_clkin_sel/2;
+       } else {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
+               clk_index = sys_clkin_sel;
+       }
+
+       sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
+
+       /* The DPLL tables are defined according to sysclk value and
+        * silicon revision. The clk_index value will be used to get
+        * the values for that input sysclk from the DPLL param table
+        * and sil_index will get the values for that SysClk for the 
+        * appropriate silicon rev. 
+        */
+       if(cpu_is_3410())
+               sil_index = 2;
+       else {
+               if(get_cpu_rev() == CPU_3430_ES1)
+                       sil_index = 0;
+               else if(get_cpu_rev() == CPU_3430_ES2)
+                       sil_index = 1;
+       }       
+
+       /* Unlock MPU DPLL (slows things down, and needed later) */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address of Core DPLL param table*/
+       dpll_param_p = (dpll_param *)get_core_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* CORE DPLL */
+       /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
+               /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
+                  work. write another value and then default value. */
+       sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
+       sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2);         /* m3x2 */
+       sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
+       sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
+       sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
+       sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
+       sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
+       sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb ES1 only */
+       sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
+       sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
+       sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
+       sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
+       sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to PER  DPLL param table*/
+       dpll_param_p = (dpll_param *)get_per_dpll_param();
+       /* Moving it to the right sysclk base */
+       dpll_param_p = dpll_param_p + clk_index;
+       /* PER DPLL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
+       wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
+       sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
+       sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
+       sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
+       sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
+       sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
+       sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
+       sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
+       sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
+       wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to MPU DPLL param table*/
+       dpll_param_p = (dpll_param *)get_mpu_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* MPU DPLL (unlocked already) */
+       sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
+       sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
+       sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
+       sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address to IVA DPLL param table*/
+       dpll_param_p = (dpll_param *)get_iva_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* IVA DPLL (set to 12*20=240MHz) */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
+       sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
+       sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
+       sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
+       sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
+
+       /* Set up GPTimers to sys_clk source only */
+       sr32(CM_CLKSEL_PER, 0, 8, 0xff);
+       sr32(CM_CLKSEL_WKUP, 0, 1, 1);
+
+       delay(5000);
+}
+
+/*****************************************
+ * Routine: secure_unlock
+ * Description: Setup security registers for access
+ * (GP Device only)
+ *****************************************/
+void secure_unlock(void)
+{
+       /* Permission values for registers -Full fledged permissions to all */
+       #define UNLOCK_1 0xFFFFFFFF
+       #define UNLOCK_2 0x00000000
+       #define UNLOCK_3 0x0000FFFF
+       /* Protection Module Register Target APE (PM_RT)*/
+       __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
+       __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
+
+       __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
+
+       /* IVA Changes */
+       __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
+}
+
+/**********************************************************
+ * Routine: try_unlock_sram()
+ * Description: If chip is GP type, unlock the SRAM for
+ *  general use.
+ ***********************************************************/
+void try_unlock_memory(void)
+{
+       int mode;
+
+       /* if GP device unlock device SRAM for general use */
+       /* secure code breaks for Secure/Emulation device - HS/E/T*/
+       mode = get_device_type();
+       if (mode == GP_DEVICE) {
+               secure_unlock();
+       }
+       return;
+}
+
+/**********************************************************
+ * Routine: s_init
+ * Description: Does early system init of muxing and clocks.
+ * - Called at time when only stack is available.
+ **********************************************************/
+
+void s_init(void)
+{
+       watchdog_init();
+#ifdef CONFIG_3430_AS_3410
+       /* setup the scalability control register for 
+        * 3430 to work in 3410 mode
+        */
+       __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
+#endif
+       try_unlock_memory();
+       set_muxconf_regs();
+       delay(100);
+       prcm_init();
+       per_clocks_enable();
+       config_3430sdram_ddr();
+}
+
+/*******************************************************
+ * Routine: misc_init_r
+ * Description: Init ethernet (done here so udelay works)
+ ********************************************************/
+int misc_init_r (void)
+{
+       return(0);
+}
+
+/******************************************************
+ * Routine: wait_for_command_complete
+ * Description: Wait for posting to finish on watchdog
+ ******************************************************/
+void wait_for_command_complete(unsigned int wd_base)
+{
+       int pending = 1;
+       do {
+               pending = __raw_readl(wd_base + WWPS);
+       } while (pending);
+}
+
+/****************************************
+ * Routine: watchdog_init
+ * Description: Shut down watch dogs
+ *****************************************/
+void watchdog_init(void)
+{
+       /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
+        * either taken care of by ROM (HS/EMU) or not accessible (GP).
+        * We need to take care of WD2-MPU or take a PRCM reset.  WD3
+        * should not be running and does not generate a PRCM reset.
+        */
+       sr32(CM_FCLKEN_WKUP, 5, 1, 1);
+       sr32(CM_ICLKEN_WKUP, 5, 1, 1);
+       wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
+
+       __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
+       wait_for_command_complete(WD2_BASE);
+       __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
+}
+
+/**********************************************
+ * Routine: dram_init
+ * Description: sets uboots idea of sdram size
+ **********************************************/
+int dram_init (void)
+{
+       return 0;
+}
+
+/*****************************************************************
+ * Routine: peripheral_enable
+ * Description: Enable the clks & power for perifs (GPT2, UART1,...)
+ ******************************************************************/
+void per_clocks_enable(void)
+{
+       /* Enable GP2 timer. */
+       sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
+       sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
+       sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
+
+#ifdef CFG_NS16550
+////#ifdef CONFIG_SERIAL3
+       sr32(CM_FCLKEN_PER, 11, 1, 0x1);
+       sr32(CM_ICLKEN_PER, 11, 1, 0x1);
+////#else
+       /* Enable UART1 clocks */
+       sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
+       sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
+////#endif
+#endif
+       delay(1000);
+}
+
+/* Set MUX for UART, GPMC, SDRC, GPIO */
+
+#define        MUX_VAL(OFFSET,VALUE)\
+               __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
+
+#define                CP(x)   (CONTROL_PADCONF_##x)
+/*
+ * IEN  - Input Enable
+ * IDIS - Input Disable
+ * PTD  - Pull type Down
+ * PTU  - Pull type Up
+ * DIS  - Pull type selection is inactive
+ * EN   - Pull type selection is active
+ * M0   - Mode 0
+ * The commented string gives the final mux configuration for that pin
+ */
+#define MUX_DEFAULT()\
+       /*SDRC*/\
+       MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
+       MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
+       MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
+       MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
+       MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
+       MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
+       MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
+       MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
+       MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
+       MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
+       MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
+       MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
+       MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
+       MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
+       MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
+       MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
+       MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
+       MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
+       MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
+       MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
+       MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
+       MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
+       MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
+       MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
+       MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
+       MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
+       MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
+       MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
+       MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
+       MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
+       MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
+       MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
+       MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
+       MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
+       MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
+       MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
+       MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
+       /*GPMC*/\
+       MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
+       MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
+       MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
+       MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
+       MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
+       MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
+       MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
+       MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
+       MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
+       MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
+       MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
+       MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
+       MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
+       MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
+       MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
+       MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
+       MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
+       MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
+       MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
+       MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
+       MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
+       MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
+       MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
+       MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
+       MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
+       MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
+       MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
+       MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
+       MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
+       MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
+       MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4 lab*/\
+       MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5 lab*/\
+       MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*sys_ndmareq1 lab*/\
+       MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_IO_DIR lab*/\
+       MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
+       MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
+       MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
+       MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
+       MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
+       MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPMC_nBE1 lab*/\
+       MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
+       MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
+       MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
+       MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
+       MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
+       MUX_VAL(CP(DSS_DATA18),     (IDIS | PTD | DIS | M0)) /*DSS_DATA18*/\
+       MUX_VAL(CP(DSS_DATA19),     (IDIS | PTD | DIS | M0)) /*DSS_DATA19*/\
+       MUX_VAL(CP(DSS_DATA20),     (IDIS | PTD | DIS | M0)) /*DSS_DATA20*/\
+       MUX_VAL(CP(CAM_XCLKB),      (IDIS | PTD | DIS | M0)) /*CAM_XCLKB*/\
+       MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
+       MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
+       MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
+       MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
+       MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
+       MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
+       MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
+       MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
+       MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
+       MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
+       MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
+       MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
+       MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
+       MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
+       MUX_VAL(CP(SYS_CLKOUT1),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
+       MUX_VAL(CP(SYS_CLKOUT2),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
+       MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
+       MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
+       MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
+       MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
+       MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
+       MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
+       MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
+       MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
+       MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
+       MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
+       MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
+       MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
+       MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
+       MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
+       MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
+       MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
+       MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/\
+       MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
+       MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
+       MUX_VAL(CP(UART3_RX_IRRX ), (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
+       MUX_VAL(CP(UART3_TX_IRTX ), (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
+       MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
+       MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
+/**********************************************************
+ * Routine: set_muxconf_regs
+ * Description: Setting up the configuration Mux registers
+ *              specific to the hardware. Many pins need
+ *              to be moved from protect to primary mode.
+ *********************************************************/
+void set_muxconf_regs(void)
+{
+       MUX_DEFAULT();
+}
+
+/**********************************************************
+ * Routine: nand+_init
+ * Description: Set up nand for nand and jffs2 commands
+ *********************************************************/
+int nand_init(void)
+{
+       /* global settings */
+       __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
+       __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
+       __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
+#ifdef CFG_NAND
+       __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
+#endif
+
+       /* setup CS0 for Micron NAND, leave other CS's to u-boot */
+       __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
+       delay(1000);
+
+#ifdef CFG_NAND
+       __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+       __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+       __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+       __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+       __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+       __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+
+#else /* CFG_ONENAND */
+       __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+#endif
+
+       /* Enable the GPMC Mapping */
+       __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
+                    ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
+                    (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
+       delay(2000);
+
+#ifdef CFG_NAND
+       if (nand_chip()){
+#ifdef CFG_PRINTF
+               printf("Unsupported Chip!\n");
+#endif
+               return 1;
+       }
+#else
+       if (onenand_chip()){
+#ifdef CFG_PRINTF
+               printf("OneNAND Unsupported !\n");
+#endif
+               return 1;
+       }
+#endif
+       return 0;
+}
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{ while (0) {};}
diff --git a/board/omap3430labrador/platform.S b/board/omap3430labrador/platform.S
new file mode 100755 (executable)
index 0000000..5869270
--- /dev/null
@@ -0,0 +1,360 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004-2006
+ * Texas Instruments, <www.ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/clocks.h>
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+#if !defined(CFG_NAND_BOOT) && !defined(CFG_NAND_BOOT)
+/**************************************************************************
+ * cpy_clk_code: relocates clock code into SRAM where its safer to execute
+ * R1 = SRAM destination address.
+ *************************************************************************/
+.global cpy_clk_code
+ cpy_clk_code:
+        /* Copy DPLL code into SRAM */ 
+        adr     r0, go_to_speed         /* get addr of clock setting code */
+        mov     r2, #384                /* r2 size to copy (div by 32 bytes) */
+        mov     r1, r1                  /* r1 <- dest address (passed in) */
+        add     r2, r2, r0              /* r2 <- source end address */
+next2:
+        ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+        stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+        cmp     r0, r2                  /* until source end address [r2]    */
+        bne     next2
+       mov     pc, lr                  /* back to caller */
+
+/* **************************************************************************** 
+ * NOTE: 3430 X-loader currently does not use this code.  
+*   It could be removed its is kept for compatabily with u-boot.
+ *
+ *  go_to_speed: -Moves to bypass, -Commits clock dividers, -puts dpll at speed
+ *               -executed from SRAM.
+ *  R0 = CM_CLKEN_PLL-bypass value
+ *  R1 = CM_CLKSEL1_PLL-m, n, and divider values
+ *  R2 = CM_CLKSEL_CORE-divider values
+ *  R3 = CM_IDLEST_CKGEN - addr dpll lock wait
+ *
+ *  Note: If core unlocks/relocks and SDRAM is running fast already it gets
+ *        confused.  A reset of the controller gets it back.  Taking away its
+ *        L3 when its not in self refresh seems bad for it.  Normally, this code
+ *        runs from flash before SDR is init so that should be ok.
+ ******************************************************************************/    
+.global go_to_speed
+ go_to_speed:
+        stmfd sp!, {r4-r6}
+
+        /* move into fast relock bypass */
+        ldr     r4, pll_ctl_add
+        str     r0, [r4]
+wait1:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        beq     wait1          /* if lock, loop */
+
+       /* set new dpll dividers _after_ in bypass */
+       ldr     r5, pll_div_add1
+        str     r1, [r5]          /* set m, n, m2 */
+        ldr     r5, pll_div_add2
+        str     r2, [r5]          /* set l3/l4/.. dividers*/
+        ldr     r5, pll_div_add3  /* wkup */
+        ldr     r2, pll_div_val3  /* rsm val */
+        str     r2, [r5]          
+        ldr     r5, pll_div_add4  /* gfx */
+        ldr     r2, pll_div_val4 
+        str     r2, [r5]         
+        ldr     r5, pll_div_add5  /* emu */
+        ldr     r2, pll_div_val5 
+        str     r2, [r5]     
+
+        /* now prepare GPMC (flash) for new dpll speed */
+       /* flash needs to be stable when we jump back to it */
+        ldr     r5, flash_cfg3_addr
+        ldr     r2, flash_cfg3_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg4_addr
+        ldr     r2, flash_cfg4_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg5_addr
+        ldr     r2, flash_cfg5_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg1_addr
+        ldr     r2, [r5]
+        orr     r2, r2, #0x3     /* up gpmc divider */
+        str     r2, [r5]
+
+        /* lock DPLL3 and wait a bit */
+        orr     r0, r0, #0x7   /* set up for lock mode */     
+        str     r0, [r4]       /* lock */
+        nop                    /* ARM slow at this point working at sys_clk */
+        nop
+        nop
+        nop
+wait2:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        bne     wait2          /* if lock, loop */
+        nop
+        nop
+        nop
+        nop
+        ldmfd sp!, {r4-r6}
+        mov     pc, lr           /* back to caller, locked */        
+
+_go_to_speed: .word go_to_speed
+
+/* these constants need to be close for PIC code */
+/* The Nor has to be in the Flash Base CS0 for this condition to happen */
+flash_cfg1_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG1)
+flash_cfg3_addr:
+    .word  (GPMC_CONFIG_CS0 + GPMC_CONFIG3)
+flash_cfg3_val: 
+    .word  STNOR_GPMC_CONFIG3
+flash_cfg4_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG4)
+flash_cfg4_val:
+    .word  STNOR_GPMC_CONFIG4
+flash_cfg5_val:
+    .word  STNOR_GPMC_CONFIG5
+flash_cfg5_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG5)
+pll_ctl_add:
+    .word CM_CLKEN_PLL
+pll_div_add1:
+    .word CM_CLKSEL1_PLL 
+pll_div_add2:
+    .word CM_CLKSEL_CORE
+pll_div_add3:
+    .word CM_CLKSEL_WKUP
+pll_div_val3:
+    .word (WKUP_RSM << 1) 
+pll_div_add4:
+    .word CM_CLKSEL_GFX
+pll_div_val4:
+    .word (GFX_DIV << 0) 
+pll_div_add5:
+    .word CM_CLKSEL1_EMU
+pll_div_val5:
+    .word CLSEL1_EMU_VAL
+
+#endif
+
+.globl lowlevel_init
+lowlevel_init:
+       ldr     sp,     SRAM_STACK
+        str     ip,    [sp]    /* stash old link register */
+       mov     ip,     lr      /* save link reg across call */
+       bl      s_init          /* go setup pll,mux,memory */
+        ldr     ip,    [sp]    /* restore save ip */
+       mov     lr,     ip      /* restore link reg */
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+REG_CONTROL_STATUS:
+       .word CONTROL_STATUS
+SRAM_STACK:
+       .word LOW_LEVEL_SRAM_STACK
+
+/* DPLL(1-4) PARAM TABLES */
+/* Each of the tables has M, N, FREQSEL, M2 values defined for nominal
+ * OPP (1.2V). The fields are defined according to dpll_param struct(clock.c). 
+ * The values are defined for all possible sysclk and for ES1 and ES2.
+ */
+
+mpu_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x0FE,0x07,0x05,0x01
+/* ES2 */
+.word 0x0FA,0x05,0x07,0x01
+/* 3410 */
+.word 0x085,0x05,0x07,0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x17D,0x0C,0x03,0x01
+/* ES2 */
+.word 0x1F4,0x0C,0x03,0x01
+/* 3410 */
+.word 0x10A,0x0C,0x03,0x01
+/* 19.2MHz */
+/* ES1 */
+.word 0x179,0x12,0x04,0x01
+/* ES2 */
+.word 0x271,0x17,0x03,0x01
+/* 3410 */
+.word 0x14C,0x17,0x03,0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x17D,0x19,0x03,0x01
+/* ES2 */
+.word 0x0FA,0x0C,0x07,0x01
+/* 3410 */
+.word 0x085,0x0C,0x07,0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x1FA,0x32,0x03,0x01
+/* ES2 */
+.word 0x271,0x2F,0x03,0x01
+/* 3410 */
+.word 0x14C,0x2F,0x03,0x01
+
+
+.globl get_mpu_dpll_param
+get_mpu_dpll_param:
+       adr r0, mpu_dpll_param
+       mov pc, lr
+
+iva_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x07D,0x05,0x07,0x01
+/* ES2 */
+.word 0x0B4,0x05,0x07,0x01
+/* 3410 */
+.word 0x085,0x05,0x07,0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x0FA,0x0C,0x03,0x01
+/* ES2 */
+.word 0x168,0x0C,0x03,0x01
+/* 3410 */
+.word 0x10A,0x0C,0x03,0x01
+
+/* 19.2MHz */
+/* ES1 */
+.word 0x082,0x09,0x07,0x01
+/* ES2 */
+.word 0x0E1,0x0B,0x06,0x01
+/* 3410 */
+.word 0x14C,0x17,0x03,0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x07D,0x0C,0x07,0x01
+/* ES2 */
+.word 0x0B4,0x0C,0x07,0x01
+/* 3410 */
+.word 0x085,0x0C,0x07,0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x13F,0x30,0x03,0x01
+/* ES2 */
+.word 0x0E1,0x17,0x06,0x01
+/* 3410 */
+.word 0x14C,0x2F,0x03,0x01
+
+
+.globl get_iva_dpll_param
+get_iva_dpll_param:
+       adr r0, iva_dpll_param
+       mov pc, lr
+
+/* Core DPLL targets for L3 at 166 & L133 */
+core_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word M_12_ES1,M_12_ES1,FSL_12_ES1,M2_12_ES1
+/* ES2 */
+.word M_12,N_12,FSEL_12,M2_12
+/* 3410 */
+.word M_12,N_12,FSEL_12,M2_12
+
+/* 13MHz */
+/* ES1 */
+.word M_13_ES1,N_13_ES1,FSL_13_ES1,M2_13_ES1
+/* ES2 */
+.word M_13,N_13,FSEL_13,M2_13
+/* 3410 */
+.word M_13,N_13,FSEL_13,M2_13
+
+/* 19.2MHz */
+/* ES1 */
+.word M_19p2_ES1,N_19p2_ES1,FSL_19p2_ES1,M2_19p2_ES1
+/* ES2 */
+.word M_19p2,N_19p2,FSEL_19p2,M2_19p2
+/* 3410 */
+.word M_19p2,N_19p2,FSEL_19p2,M2_19p2
+
+/* 26MHz */
+/* ES1 */
+.word M_26_ES1,N_26_ES1,FSL_26_ES1,M2_26_ES1
+/* ES2 */
+.word M_26,N_26,FSEL_26,M2_26
+/* 3410 */
+.word M_26,N_26,FSEL_26,M2_26
+
+/* 38.4MHz */
+/* ES1 */
+.word M_38p4_ES1,N_38p4_ES1,FSL_38p4_ES1,M2_38p4_ES1
+/* ES2 */
+.word M_38p4,N_38p4,FSEL_38p4,M2_38p4
+/* 3410 */
+.word M_38p4,N_38p4,FSEL_38p4,M2_38p4
+
+.globl get_core_dpll_param
+get_core_dpll_param:
+       adr r0, core_dpll_param
+       mov pc, lr
+
+/* PER DPLL values are same for both ES1 and ES2 */
+per_dpll_param:
+/* 12MHz */
+.word 0xD8,0x05,0x07,0x09
+
+/* 13MHz */
+.word 0x1B0,0x0C,0x03,0x09
+
+/* 19.2MHz */
+.word 0xE1,0x09,0x07,0x09
+
+/* 26MHz */
+.word 0xD8,0x0C,0x07,0x09
+
+/* 38.4MHz */
+.word 0xE1,0x13,0x07,0x09
+
+.globl get_per_dpll_param
+get_per_dpll_param:
+       adr r0, per_dpll_param
+       mov pc, lr
+
diff --git a/board/omap3430labrador/x-load.lds b/board/omap3430labrador/x-load.lds
new file mode 100755 (executable)
index 0000000..9402f74
--- /dev/null
@@ -0,0 +1,54 @@
+/*
+ * November 2006 - Changed to support 3430sdp device 
+ * Copyright (c) 2004-2006 Texas Instruments 
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+
+       . = ALIGN(4);
+       .text      :
+       {
+         cpu/omap3/start.o     (.text)
+         *(.text)
+       }
+
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+
+       . = ALIGN(4);
+       .data : { *(.data) }
+
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/board/omap3430sdp/Makefile b/board/omap3430sdp/Makefile
new file mode 100644 (file)
index 0000000..f5fd240
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap3430sdp.o 
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap3430sdp/config.mk b/board/omap3430sdp/config.mk
new file mode 100644 (file)
index 0000000..d6ad6c5
--- /dev/null
@@ -0,0 +1,22 @@
+#
+# (C) Copyright 2006
+# Texas Instruments, <www.ti.com>
+#
+# SDP3430 board uses OMAP3430 (ARM-CortexA8) cpu
+# see http://www.ti.com/ for more information on Texas Instruments
+#
+# SDP3430 has 1 bank of 32MB or 128MB mDDR-SDRAM on CS0
+# SDP3430 has 1 bank of 32MB or 00MB mDDR-SDRAM on CS1
+# Physical Address:
+# 8000'0000 (bank0)
+# A000'0000 (bank1) - re-mappable below CS1
+
+# For use if you want X-Loader to relocate from SRAM to DDR
+#TEXT_BASE = 0x80e80000
+
+# For XIP in 64K of SRAM or debug (GP device has it all availabe)
+# SRAM 40200000-4020FFFF base
+# initial stack at 0x4020fffc used in s_init (below xloader).
+# The run time stack is (above xloader, 2k below)
+# If any globals exist there needs to be room for them also
+TEXT_BASE = 0x40208800
diff --git a/board/omap3430sdp/omap3430sdp.c b/board/omap3430sdp/omap3430sdp.c
new file mode 100644 (file)
index 0000000..6ed62bc
--- /dev/null
@@ -0,0 +1,779 @@
+/*
+ * (C) Copyright 2006
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+#include <common.h>
+#include <command.h>
+#include <part.h>
+#include <fat.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/bits.h>
+#include <asm/arch/mux.h>
+#include <asm/arch/sys_proto.h>
+#include <asm/arch/sys_info.h>
+#include <asm/arch/clocks.h>
+#include <asm/arch/mem.h>
+
+/* Used to index into DPLL parameter tables */
+struct dpll_param {
+        unsigned int m;
+        unsigned int n;
+        unsigned int fsel;
+        unsigned int m2;
+};
+
+typedef struct dpll_param dpll_param;
+
+#define MAX_SIL_INDEX  3
+
+/* Following functions are exported from lowlevel_init.S */
+extern dpll_param * get_mpu_dpll_param();
+extern dpll_param * get_iva_dpll_param();
+extern dpll_param * get_core_dpll_param();
+extern dpll_param * get_per_dpll_param();
+
+#define __raw_readl(a)    (*(volatile unsigned int *)(a))
+#define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
+#define __raw_readw(a)    (*(volatile unsigned short *)(a))
+#define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
+
+/*******************************************************
+ * Routine: delay
+ * Description: spinning delay to use before udelay works
+ ******************************************************/
+static inline void delay(unsigned long loops)
+{
+       __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
+                         "bne 1b":"=r" (loops):"0"(loops));
+}
+
+/*****************************************
+ * Routine: board_init
+ * Description: Early hardware init.
+ *****************************************/
+int board_init (void)
+{
+       return 0;
+}
+
+/*************************************************************
+ *  get_device_type(): tell if GP/HS/EMU/TST
+ *************************************************************/
+u32 get_device_type(void)
+{
+        int mode;
+        mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
+        return(mode >>= 8);
+}
+
+/******************************************
+ * get_cpu_rev(void) - extract version info
+ ******************************************/
+u32 get_cpu_rev(void)
+{
+       u32 cpuid=0;
+       /* On ES1.0 the IDCODE register is not exposed on L4
+        * so using CPU ID to differentiate
+        * between ES2.0 and ES1.0.
+        */
+       __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
+       if((cpuid  & 0xf) == 0x0)
+               return CPU_3430_ES1;
+       else
+               return CPU_3430_ES2;
+
+}
+
+/******************************************
+ * cpu_is_3410(void) - returns true for 3410
+ ******************************************/
+u32 cpu_is_3410(void)
+{
+       int status;
+       if(get_cpu_rev() < CPU_3430_ES2) {
+               return 0;
+       } else {
+               /* read scalability status and return 1 for 3410*/
+               status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
+               /* Check whether MPU frequency is set to 266 MHz which
+                * is nominal for 3410. If yes return true else false
+                */
+               if (((status >> 8) & 0x3) == 0x2)
+                       return 1;
+               else
+                       return 0;
+       }
+}
+
+/*****************************************************************
+ * sr32 - clear & set a value in a bit range for a 32 bit address
+ *****************************************************************/
+void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
+{
+       u32 tmp, msk = 0;
+       msk = 1 << num_bits;
+       --msk;
+       tmp = __raw_readl(addr) & ~(msk << start_bit);
+       tmp |=  value << start_bit;
+       __raw_writel(tmp, addr);
+}
+
+/*********************************************************************
+ * wait_on_value() - common routine to allow waiting for changes in
+ *   volatile regs.
+ *********************************************************************/
+u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
+{
+       u32 i = 0, val;
+       do {
+               ++i;
+               val = __raw_readl(read_addr) & read_bit_mask;
+               if (val == match_value)
+                       return (1);
+               if (i == bound)
+                       return (0);
+       } while (1);
+}
+
+#ifdef CFG_3430SDRAM_DDR
+/*********************************************************************
+ * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
+ *********************************************************************/
+void config_3430sdram_ddr(void)
+{
+       /* reset sdrc controller */
+       __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
+       wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
+       __raw_writel(0, SDRC_SYSCONFIG);
+
+       /* setup sdrc to ball mux */
+       __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
+
+       /* set mdcfg */
+       __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+
+       /* set timing */
+       __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+       __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
+
+       /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       delay(5000);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+       /* set mr0 */
+       __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
+
+       /* set up dll */
+       __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
+       delay(0x2000);  /* give time to lock */
+
+}
+#endif // CFG_3430SDRAM_DDR
+
+/*************************************************************
+ * get_sys_clk_speed - determine reference oscillator speed
+ *  based on known 32kHz clock and gptimer.
+ *************************************************************/
+u32 get_osc_clk_speed(void)
+{
+       u32 start, cstart, cend, cdiff, val;
+
+       val = __raw_readl(PRM_CLKSRC_CTRL);
+       /* If SYS_CLK is being divided by 2, remove for now */
+       val = (val & (~BIT7)) | BIT6;
+       __raw_writel(val, PRM_CLKSRC_CTRL);
+
+       /* enable timer2 */
+       val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
+       __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
+
+       /* Enable I and F Clocks for GPT1 */
+       val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
+       __raw_writel(val, CM_ICLKEN_WKUP);
+       val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
+       __raw_writel(val, CM_FCLKEN_WKUP);
+
+       __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
+       __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
+       /* enable 32kHz source *//* enabled out of reset */
+       /* determine sys_clk via gauging */
+
+       start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
+       while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
+       cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
+       while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
+       cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
+       cdiff = cend - cstart;                          /* get elapsed ticks */
+
+       /* based on number of ticks assign speed */
+       if (cdiff > 19000)
+               return (S38_4M);
+       else if (cdiff > 15200)
+               return (S26M);
+       else if (cdiff > 13000)
+               return (S24M);
+       else if (cdiff > 9000)
+               return (S19_2M);
+       else if (cdiff > 7600)
+               return (S13M);
+       else
+               return (S12M);
+}
+
+/******************************************************************************
+ * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
+ *   -- input oscillator clock frequency.
+ *
+ *****************************************************************************/
+void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
+{
+       if(osc_clk == S38_4M)
+               *sys_clkin_sel=  4;
+       else if(osc_clk == S26M)
+               *sys_clkin_sel = 3;
+       else if(osc_clk == S19_2M)
+               *sys_clkin_sel = 2;
+       else if(osc_clk == S13M)
+               *sys_clkin_sel = 1;
+       else if(osc_clk == S12M)
+               *sys_clkin_sel = 0;
+}
+
+/******************************************************************************
+ * prcm_init() - inits clocks for PRCM as defined in clocks.h
+ *   -- called from SRAM, or Flash (using temp SRAM stack).
+ *****************************************************************************/
+void prcm_init(void)
+{
+       u32 osc_clk=0, sys_clkin_sel;
+       dpll_param *dpll_param_p;
+       u32 clk_index, sil_index;
+
+       /* Gauge the input clock speed and find out the sys_clkin_sel
+        * value corresponding to the input clock.
+        */
+       osc_clk = get_osc_clk_speed();
+       get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
+
+       sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
+
+       /* If the input clock is greater than 19.2M always divide/2 */
+       if(sys_clkin_sel > 2) {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
+               clk_index = sys_clkin_sel/2;
+       } else {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
+               clk_index = sys_clkin_sel;
+       }
+
+       /* The DPLL tables are defined according to sysclk value and
+        * silicon revision. The clk_index value will be used to get
+        * the values for that input sysclk from the DPLL param table
+        * and sil_index will get the values for that SysClk for the
+        * appropriate silicon rev.
+        */
+       if(cpu_is_3410())
+               sil_index = 2;
+       else {
+               if(get_cpu_rev() == CPU_3430_ES1)
+                       sil_index = 0;
+               else if(get_cpu_rev() == CPU_3430_ES2)
+                       sil_index = 1;
+       }       
+
+       /* Unlock MPU DPLL (slows things down, and needed later) */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address of Core DPLL param table*/
+       dpll_param_p = (dpll_param *)get_core_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* CORE DPLL */
+       /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
+       sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
+       sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
+       sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
+       sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
+       sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
+       sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
+       sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
+       sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
+       sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
+       sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
+       sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
+       sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to PER  DPLL param table*/
+       dpll_param_p = (dpll_param *)get_per_dpll_param();
+       /* Moving it to the right sysclk base */
+       dpll_param_p = dpll_param_p + clk_index;
+       /* PER DPLL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
+       wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
+       sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
+       sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
+       sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
+       sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
+       sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
+       sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
+       sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
+       sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
+       wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to MPU DPLL param table*/
+       dpll_param_p = (dpll_param *)get_mpu_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* MPU DPLL (unlocked already) */
+       sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
+       sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
+       sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
+       sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address to IVA DPLL param table*/
+       dpll_param_p = (dpll_param *)get_iva_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
+       /* IVA DPLL (set to 12*20=240MHz) */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
+       sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
+       sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
+       sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
+       sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
+
+       /* Set up GPTimers to sys_clk source only */
+       sr32(CM_CLKSEL_PER, 0, 8, 0xff);
+       sr32(CM_CLKSEL_WKUP, 0, 1, 1);
+
+       delay(5000);
+}
+
+/*****************************************
+ * Routine: secure_unlock
+ * Description: Setup security registers for access
+ * (GP Device only)
+ *****************************************/
+void secure_unlock(void)
+{
+       /* Permission values for registers -Full fledged permissions to all */
+       #define UNLOCK_1 0xFFFFFFFF
+       #define UNLOCK_2 0x00000000
+       #define UNLOCK_3 0x0000FFFF
+       /* Protection Module Register Target APE (PM_RT)*/
+       __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
+       __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
+
+       __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
+
+       /* IVA Changes */
+       __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
+}
+
+/**********************************************************
+ * Routine: try_unlock_sram()
+ * Description: If chip is GP type, unlock the SRAM for
+ *  general use.
+ ***********************************************************/
+void try_unlock_memory(void)
+{
+       int mode;
+
+       /* if GP device unlock device SRAM for general use */
+       /* secure code breaks for Secure/Emulation device - HS/E/T*/
+       mode = get_device_type();
+       if (mode == GP_DEVICE) {
+               secure_unlock();
+       }
+       return;
+}
+
+/**********************************************************
+ * Routine: s_init
+ * Description: Does early system init of muxing and clocks.
+ * - Called at time when only stack is available.
+ **********************************************************/
+
+void s_init(void)
+{
+       watchdog_init();
+#ifdef CONFIG_3430_AS_3410
+       /* setup the scalability control register for 
+        * 3430 to work in 3410 mode
+        */
+       __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
+#endif
+       try_unlock_memory();
+       set_muxconf_regs();
+       delay(100);
+       prcm_init();
+       per_clocks_enable();
+       config_3430sdram_ddr();
+}
+
+/*******************************************************
+ * Routine: misc_init_r
+ * Description: Init ethernet (done here so udelay works)
+ ********************************************************/
+int misc_init_r (void)
+{
+       return(0);
+}
+
+/******************************************************
+ * Routine: wait_for_command_complete
+ * Description: Wait for posting to finish on watchdog
+ ******************************************************/
+void wait_for_command_complete(unsigned int wd_base)
+{
+       int pending = 1;
+       do {
+               pending = __raw_readl(wd_base + WWPS);
+       } while (pending);
+}
+
+/****************************************
+ * Routine: watchdog_init
+ * Description: Shut down watch dogs
+ *****************************************/
+void watchdog_init(void)
+{
+       /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
+        * either taken care of by ROM (HS/EMU) or not accessible (GP).
+        * We need to take care of WD2-MPU or take a PRCM reset.  WD3
+        * should not be running and does not generate a PRCM reset.
+        */
+       sr32(CM_FCLKEN_WKUP, 5, 1, 1);
+       sr32(CM_ICLKEN_WKUP, 5, 1, 1);
+       wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
+
+       __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
+       wait_for_command_complete(WD2_BASE);
+       __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
+}
+
+/**********************************************
+ * Routine: dram_init
+ * Description: sets uboots idea of sdram size
+ **********************************************/
+int dram_init (void)
+{
+       return 0;
+}
+
+/*****************************************************************
+ * Routine: peripheral_enable
+ * Description: Enable the clks & power for perifs (GPT2, UART1,...)
+ ******************************************************************/
+void per_clocks_enable(void)
+{
+       /* Enable GP2 timer. */
+       sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
+       sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
+       sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
+
+#ifdef CFG_NS16550
+       /* Enable UART1 clocks */
+       sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
+       sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
+#endif
+       delay(1000);
+}
+
+/* Set MUX for UART, GPMC, SDRC, GPIO */
+
+#define        MUX_VAL(OFFSET,VALUE)\
+               __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
+
+#define                CP(x)   (CONTROL_PADCONF_##x)
+/*
+ * IEN  - Input Enable
+ * IDIS - Input Disable
+ * PTD  - Pull type Down
+ * PTU  - Pull type Up
+ * DIS  - Pull type selection is inactive
+ * EN   - Pull type selection is active
+ * M0   - Mode 0
+ * The commented string gives the final mux configuration for that pin
+ */
+#define MUX_DEFAULT()\
+       MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
+       MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
+       MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
+       MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
+       MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
+       MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
+       MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
+       MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
+       MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
+       MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
+       MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
+       MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
+       MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
+       MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
+       MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
+       MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
+       MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
+       MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
+       MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
+       MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
+       MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
+       MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
+       MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
+       MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
+       MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
+       MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
+       MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
+       MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
+       MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
+       MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
+       MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
+       MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
+       MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
+       MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
+       MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
+       MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
+       MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
+       MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
+       MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
+       MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
+       MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
+       MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
+       MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
+       MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
+       MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
+       MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
+       MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
+       MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
+       MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
+       MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
+       MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
+       MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
+       MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
+       MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
+       MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
+       MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
+       MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
+       MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
+       MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
+       MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
+       MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
+       MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
+       MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
+       MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
+       MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
+       MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
+       MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
+       MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
+       MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
+       MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
+       MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
+       MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
+       MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
+       MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
+       MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
+       MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
+       MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
+       MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
+       MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
+       MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
+       MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
+       MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
+       MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
+       MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
+       MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
+       MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
+       MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
+       MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
+       MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
+       MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
+       MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
+       MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
+       MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
+       MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
+       MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
+       MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
+       MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
+       MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
+       MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
+       MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
+       MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
+       MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
+       MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
+       MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
+       MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
+       MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
+       MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
+       MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
+       MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
+       MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
+       MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
+       MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
+       MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
+       MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
+       MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
+       MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
+       MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
+       MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
+
+/**********************************************************
+ * Routine: set_muxconf_regs
+ * Description: Setting up the configuration Mux registers
+ *              specific to the hardware. Many pins need
+ *              to be moved from protect to primary mode.
+ *********************************************************/
+void set_muxconf_regs(void)
+{
+       MUX_DEFAULT();
+}
+
+/**********************************************************
+ * Routine: nand+_init
+ * Description: Set up nand for nand and jffs2 commands
+ *********************************************************/
+int nand_init(void)
+{
+       /* global settings */
+       __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
+       __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
+       __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
+#ifdef CFG_NAND
+       __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
+#endif
+
+       /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
+         *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
+        *  We configure only GPMC CS0 with required values. Configiring other devices
+        *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
+         */
+       __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
+       delay(1000);
+
+#ifdef CFG_NAND
+       __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+       __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+       __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+       __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+       __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+       __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+
+#else /* CFG_ONENAND */
+       __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+       __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+#endif
+
+       /* Enable the GPMC Mapping */
+       __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
+                    ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
+                    (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
+       delay(2000);
+#if defined(CFG_NAND)
+       if (nand_chip()){
+#ifdef CFG_PRINTF
+               printf("Unsupported Chip!\n");
+#endif
+               return 1;
+       }
+#elif defined(CFG_ONENAND)
+       if (onenand_chip()){
+#ifdef CFG_PRINTF
+               printf("OneNAND Unsupported !\n");
+#endif
+               return 1;
+       }
+#endif
+       return 0;
+}
+
+#ifdef CFG_CMD_FAT
+typedef int (mmc_boot_addr) (void);
+int mmc_boot(void)
+{
+       long size, i;
+       unsigned long offset = CFG_LOADADDR;
+       unsigned long count;
+       char buf[12];
+       block_dev_desc_t *dev_desc = NULL;
+       int dev = 0;
+       int part = 1;
+       char *ep;
+       unsigned char ret = 0;
+
+       printf("Starting X-loader on MMC \n");
+
+       ret = mmc_init(1);
+       if(ret == 0){
+               printf("\n MMC init failed \n");
+               return 0;
+       }
+
+       dev_desc = mmc_get_dev(0);
+       fat_register_device(dev_desc, 1);
+       size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
+       if (size == -1) {
+               return 0;
+       }
+       printf("\n%ld Bytes Read from MMC \n", size);
+
+       printf("Starting OS Bootloader from MMC...\n");
+
+       ((mmc_boot_addr *) CFG_LOADADDR) ();
+
+       return 0;
+}
+#endif
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{ while (0) {};}
diff --git a/board/omap3430sdp/platform.S b/board/omap3430sdp/platform.S
new file mode 100644 (file)
index 0000000..5869270
--- /dev/null
@@ -0,0 +1,360 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004-2006
+ * Texas Instruments, <www.ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/clocks.h>
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+#if !defined(CFG_NAND_BOOT) && !defined(CFG_NAND_BOOT)
+/**************************************************************************
+ * cpy_clk_code: relocates clock code into SRAM where its safer to execute
+ * R1 = SRAM destination address.
+ *************************************************************************/
+.global cpy_clk_code
+ cpy_clk_code:
+        /* Copy DPLL code into SRAM */ 
+        adr     r0, go_to_speed         /* get addr of clock setting code */
+        mov     r2, #384                /* r2 size to copy (div by 32 bytes) */
+        mov     r1, r1                  /* r1 <- dest address (passed in) */
+        add     r2, r2, r0              /* r2 <- source end address */
+next2:
+        ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+        stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+        cmp     r0, r2                  /* until source end address [r2]    */
+        bne     next2
+       mov     pc, lr                  /* back to caller */
+
+/* **************************************************************************** 
+ * NOTE: 3430 X-loader currently does not use this code.  
+*   It could be removed its is kept for compatabily with u-boot.
+ *
+ *  go_to_speed: -Moves to bypass, -Commits clock dividers, -puts dpll at speed
+ *               -executed from SRAM.
+ *  R0 = CM_CLKEN_PLL-bypass value
+ *  R1 = CM_CLKSEL1_PLL-m, n, and divider values
+ *  R2 = CM_CLKSEL_CORE-divider values
+ *  R3 = CM_IDLEST_CKGEN - addr dpll lock wait
+ *
+ *  Note: If core unlocks/relocks and SDRAM is running fast already it gets
+ *        confused.  A reset of the controller gets it back.  Taking away its
+ *        L3 when its not in self refresh seems bad for it.  Normally, this code
+ *        runs from flash before SDR is init so that should be ok.
+ ******************************************************************************/    
+.global go_to_speed
+ go_to_speed:
+        stmfd sp!, {r4-r6}
+
+        /* move into fast relock bypass */
+        ldr     r4, pll_ctl_add
+        str     r0, [r4]
+wait1:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        beq     wait1          /* if lock, loop */
+
+       /* set new dpll dividers _after_ in bypass */
+       ldr     r5, pll_div_add1
+        str     r1, [r5]          /* set m, n, m2 */
+        ldr     r5, pll_div_add2
+        str     r2, [r5]          /* set l3/l4/.. dividers*/
+        ldr     r5, pll_div_add3  /* wkup */
+        ldr     r2, pll_div_val3  /* rsm val */
+        str     r2, [r5]          
+        ldr     r5, pll_div_add4  /* gfx */
+        ldr     r2, pll_div_val4 
+        str     r2, [r5]         
+        ldr     r5, pll_div_add5  /* emu */
+        ldr     r2, pll_div_val5 
+        str     r2, [r5]     
+
+        /* now prepare GPMC (flash) for new dpll speed */
+       /* flash needs to be stable when we jump back to it */
+        ldr     r5, flash_cfg3_addr
+        ldr     r2, flash_cfg3_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg4_addr
+        ldr     r2, flash_cfg4_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg5_addr
+        ldr     r2, flash_cfg5_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg1_addr
+        ldr     r2, [r5]
+        orr     r2, r2, #0x3     /* up gpmc divider */
+        str     r2, [r5]
+
+        /* lock DPLL3 and wait a bit */
+        orr     r0, r0, #0x7   /* set up for lock mode */     
+        str     r0, [r4]       /* lock */
+        nop                    /* ARM slow at this point working at sys_clk */
+        nop
+        nop
+        nop
+wait2:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        bne     wait2          /* if lock, loop */
+        nop
+        nop
+        nop
+        nop
+        ldmfd sp!, {r4-r6}
+        mov     pc, lr           /* back to caller, locked */        
+
+_go_to_speed: .word go_to_speed
+
+/* these constants need to be close for PIC code */
+/* The Nor has to be in the Flash Base CS0 for this condition to happen */
+flash_cfg1_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG1)
+flash_cfg3_addr:
+    .word  (GPMC_CONFIG_CS0 + GPMC_CONFIG3)
+flash_cfg3_val: 
+    .word  STNOR_GPMC_CONFIG3
+flash_cfg4_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG4)
+flash_cfg4_val:
+    .word  STNOR_GPMC_CONFIG4
+flash_cfg5_val:
+    .word  STNOR_GPMC_CONFIG5
+flash_cfg5_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG5)
+pll_ctl_add:
+    .word CM_CLKEN_PLL
+pll_div_add1:
+    .word CM_CLKSEL1_PLL 
+pll_div_add2:
+    .word CM_CLKSEL_CORE
+pll_div_add3:
+    .word CM_CLKSEL_WKUP
+pll_div_val3:
+    .word (WKUP_RSM << 1) 
+pll_div_add4:
+    .word CM_CLKSEL_GFX
+pll_div_val4:
+    .word (GFX_DIV << 0) 
+pll_div_add5:
+    .word CM_CLKSEL1_EMU
+pll_div_val5:
+    .word CLSEL1_EMU_VAL
+
+#endif
+
+.globl lowlevel_init
+lowlevel_init:
+       ldr     sp,     SRAM_STACK
+        str     ip,    [sp]    /* stash old link register */
+       mov     ip,     lr      /* save link reg across call */
+       bl      s_init          /* go setup pll,mux,memory */
+        ldr     ip,    [sp]    /* restore save ip */
+       mov     lr,     ip      /* restore link reg */
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+REG_CONTROL_STATUS:
+       .word CONTROL_STATUS
+SRAM_STACK:
+       .word LOW_LEVEL_SRAM_STACK
+
+/* DPLL(1-4) PARAM TABLES */
+/* Each of the tables has M, N, FREQSEL, M2 values defined for nominal
+ * OPP (1.2V). The fields are defined according to dpll_param struct(clock.c). 
+ * The values are defined for all possible sysclk and for ES1 and ES2.
+ */
+
+mpu_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x0FE,0x07,0x05,0x01
+/* ES2 */
+.word 0x0FA,0x05,0x07,0x01
+/* 3410 */
+.word 0x085,0x05,0x07,0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x17D,0x0C,0x03,0x01
+/* ES2 */
+.word 0x1F4,0x0C,0x03,0x01
+/* 3410 */
+.word 0x10A,0x0C,0x03,0x01
+/* 19.2MHz */
+/* ES1 */
+.word 0x179,0x12,0x04,0x01
+/* ES2 */
+.word 0x271,0x17,0x03,0x01
+/* 3410 */
+.word 0x14C,0x17,0x03,0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x17D,0x19,0x03,0x01
+/* ES2 */
+.word 0x0FA,0x0C,0x07,0x01
+/* 3410 */
+.word 0x085,0x0C,0x07,0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x1FA,0x32,0x03,0x01
+/* ES2 */
+.word 0x271,0x2F,0x03,0x01
+/* 3410 */
+.word 0x14C,0x2F,0x03,0x01
+
+
+.globl get_mpu_dpll_param
+get_mpu_dpll_param:
+       adr r0, mpu_dpll_param
+       mov pc, lr
+
+iva_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x07D,0x05,0x07,0x01
+/* ES2 */
+.word 0x0B4,0x05,0x07,0x01
+/* 3410 */
+.word 0x085,0x05,0x07,0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x0FA,0x0C,0x03,0x01
+/* ES2 */
+.word 0x168,0x0C,0x03,0x01
+/* 3410 */
+.word 0x10A,0x0C,0x03,0x01
+
+/* 19.2MHz */
+/* ES1 */
+.word 0x082,0x09,0x07,0x01
+/* ES2 */
+.word 0x0E1,0x0B,0x06,0x01
+/* 3410 */
+.word 0x14C,0x17,0x03,0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x07D,0x0C,0x07,0x01
+/* ES2 */
+.word 0x0B4,0x0C,0x07,0x01
+/* 3410 */
+.word 0x085,0x0C,0x07,0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x13F,0x30,0x03,0x01
+/* ES2 */
+.word 0x0E1,0x17,0x06,0x01
+/* 3410 */
+.word 0x14C,0x2F,0x03,0x01
+
+
+.globl get_iva_dpll_param
+get_iva_dpll_param:
+       adr r0, iva_dpll_param
+       mov pc, lr
+
+/* Core DPLL targets for L3 at 166 & L133 */
+core_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word M_12_ES1,M_12_ES1,FSL_12_ES1,M2_12_ES1
+/* ES2 */
+.word M_12,N_12,FSEL_12,M2_12
+/* 3410 */
+.word M_12,N_12,FSEL_12,M2_12
+
+/* 13MHz */
+/* ES1 */
+.word M_13_ES1,N_13_ES1,FSL_13_ES1,M2_13_ES1
+/* ES2 */
+.word M_13,N_13,FSEL_13,M2_13
+/* 3410 */
+.word M_13,N_13,FSEL_13,M2_13
+
+/* 19.2MHz */
+/* ES1 */
+.word M_19p2_ES1,N_19p2_ES1,FSL_19p2_ES1,M2_19p2_ES1
+/* ES2 */
+.word M_19p2,N_19p2,FSEL_19p2,M2_19p2
+/* 3410 */
+.word M_19p2,N_19p2,FSEL_19p2,M2_19p2
+
+/* 26MHz */
+/* ES1 */
+.word M_26_ES1,N_26_ES1,FSL_26_ES1,M2_26_ES1
+/* ES2 */
+.word M_26,N_26,FSEL_26,M2_26
+/* 3410 */
+.word M_26,N_26,FSEL_26,M2_26
+
+/* 38.4MHz */
+/* ES1 */
+.word M_38p4_ES1,N_38p4_ES1,FSL_38p4_ES1,M2_38p4_ES1
+/* ES2 */
+.word M_38p4,N_38p4,FSEL_38p4,M2_38p4
+/* 3410 */
+.word M_38p4,N_38p4,FSEL_38p4,M2_38p4
+
+.globl get_core_dpll_param
+get_core_dpll_param:
+       adr r0, core_dpll_param
+       mov pc, lr
+
+/* PER DPLL values are same for both ES1 and ES2 */
+per_dpll_param:
+/* 12MHz */
+.word 0xD8,0x05,0x07,0x09
+
+/* 13MHz */
+.word 0x1B0,0x0C,0x03,0x09
+
+/* 19.2MHz */
+.word 0xE1,0x09,0x07,0x09
+
+/* 26MHz */
+.word 0xD8,0x0C,0x07,0x09
+
+/* 38.4MHz */
+.word 0xE1,0x13,0x07,0x09
+
+.globl get_per_dpll_param
+get_per_dpll_param:
+       adr r0, per_dpll_param
+       mov pc, lr
+
diff --git a/board/omap3430sdp/x-load.lds b/board/omap3430sdp/x-load.lds
new file mode 100644 (file)
index 0000000..9402f74
--- /dev/null
@@ -0,0 +1,54 @@
+/*
+ * November 2006 - Changed to support 3430sdp device 
+ * Copyright (c) 2004-2006 Texas Instruments 
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+
+       . = ALIGN(4);
+       .text      :
+       {
+         cpu/omap3/start.o     (.text)
+         *(.text)
+       }
+
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+
+       . = ALIGN(4);
+       .data : { *(.data) }
+
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/board/omap3evm/Makefile b/board/omap3evm/Makefile
new file mode 100755 (executable)
index 0000000..2a0ec64
--- /dev/null
@@ -0,0 +1,47 @@
+#
+# (C) Copyright 2000, 2001, 2002
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(BOARD).a
+
+OBJS   := omap3evm.o 
+SOBJS  := platform.o
+
+$(LIB):        $(OBJS) $(SOBJS)
+       $(AR) crv $@ $^
+
+clean:
+       rm -f $(SOBJS) $(OBJS)
+
+distclean:     clean
+       rm -f $(LIB) core *.bak .depend
+
+#########################################################################
+
+.depend:       Makefile $(SOBJS:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CPPFLAGS) $(SOBJS:.o=.S) $(OBJS:.o=.c) > $@
+
+-include .depend
+
+#########################################################################
diff --git a/board/omap3evm/config.mk b/board/omap3evm/config.mk
new file mode 100755 (executable)
index 0000000..a45ec22
--- /dev/null
@@ -0,0 +1,19 @@
+# (C) Copyright 2006
+# Texas Instruments, <www.ti.com>
+#
+# OMAP3EVM board uses OMAP3430 (ARM-CortexA8) cpu
+# see http://www.ti.com/ for more information on Texas Instruments#
+#
+# OMAP3EVM has 1 bank of 128MB mPOP-SDRAM on CS0
+# Physical Address:
+# 8000'0000 (bank0)
+
+# For use if you want X-Loader to relocate from SRAM to DDR
+#TEXT_BASE = 0x80e80000
+
+# For XIP in 64K of SRAM or debug (GP device has it all availabe)
+# SRAM 40200000-4020FFFF base
+# initial stack at 0x4020fffc used in s_init (below xloader).
+# The run time stack is (above xloader, 2k below)
+# If any globals exist there needs to be room for them also
+TEXT_BASE = 0x40200800
diff --git a/board/omap3evm/omap3evm.c b/board/omap3evm/omap3evm.c
new file mode 100755 (executable)
index 0000000..f94518e
--- /dev/null
@@ -0,0 +1,829 @@
+/*
+ * (C) Copyright 2006
+ * Texas Instruments, <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+#include <common.h>
+#include <command.h>
+#include <part.h>
+#include <fat.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/bits.h>
+#include <asm/arch/mux.h>
+#include <asm/arch/sys_proto.h>
+#include <asm/arch/sys_info.h>
+#include <asm/arch/clocks.h>
+#include <asm/arch/mem.h>
+
+/* Used to index into DPLL parameter tables */
+struct dpll_param {
+        unsigned int m;
+        unsigned int n;
+        unsigned int fsel;
+        unsigned int m2;
+};
+
+typedef struct dpll_param dpll_param;
+
+#define MAX_SIL_INDEX  3
+
+/* Following functions are exported from lowlevel_init.S */
+extern dpll_param * get_mpu_dpll_param();
+extern dpll_param * get_iva_dpll_param();
+extern dpll_param * get_core_dpll_param();
+extern dpll_param * get_per_dpll_param();
+
+#define __raw_readl(a)    (*(volatile unsigned int *)(a))
+#define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
+#define __raw_readw(a)    (*(volatile unsigned short *)(a))
+#define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
+
+/*******************************************************
+ * Routine: delay
+ * Description: spinning delay to use before udelay works
+ ******************************************************/
+static inline void delay(unsigned long loops)
+{
+       __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
+                         "bne 1b":"=r" (loops):"0"(loops));
+}
+
+/*****************************************
+ * Routine: board_init
+ * Description: Early hardware init.
+ *****************************************/
+int board_init (void)
+{
+       return 0;
+}
+
+/*************************************************************
+ *  get_device_type(): tell if GP/HS/EMU/TST
+ *************************************************************/
+u32 get_device_type(void)
+{
+        int mode;
+        mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
+        return(mode >>= 8);
+}
+
+/************************************************
+ * get_sysboot_value(void) - return SYS_BOOT[4:0]
+ ************************************************/
+u32 get_sysboot_value(void)
+{
+        int mode;
+        mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
+        return mode;
+}
+/*************************************************************
+ * Routine: get_mem_type(void) - returns the kind of memory connected
+ * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
+ *************************************************************/
+u32 get_mem_type(void)
+{
+        u32   mem_type = get_sysboot_value();
+        switch (mem_type){
+            case 0:
+            case 2:
+            case 4:
+            case 16:
+            case 22:    return GPMC_ONENAND;
+
+            case 1:
+            case 12:
+            case 15:
+            case 21:
+            case 27:    return GPMC_NAND;
+
+            case 3:
+            case 6:     return MMC_ONENAND;
+
+            case 8:
+            case 11:
+            case 14:
+            case 20:
+            case 26:    return GPMC_MDOC;
+
+            case 17:
+            case 18:
+            case 24:   return MMC_NAND;
+
+            case 7:
+            case 10:
+            case 13:
+            case 19:
+            case 25:
+            default:    return GPMC_NOR;
+        }
+}
+
+/******************************************
+ * get_cpu_rev(void) - extract version info
+ ******************************************/
+u32 get_cpu_rev(void)
+{
+       u32 cpuid=0;
+       /* On ES1.0 the IDCODE register is not exposed on L4
+        * so using CPU ID to differentiate
+        * between ES2.0 and ES1.0.
+        */
+       __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
+       if((cpuid  & 0xf) == 0x0)
+               return CPU_3430_ES1;
+       else
+               return CPU_3430_ES2;
+
+}
+
+/******************************************
+ * cpu_is_3410(void) - returns true for 3410
+ ******************************************/
+u32 cpu_is_3410(void)
+{
+       int status;
+       if(get_cpu_rev() < CPU_3430_ES2) {
+               return 0;
+       } else {
+               /* read scalability status and return 1 for 3410*/
+               status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
+               /* Check whether MPU frequency is set to 266 MHz which
+                * is nominal for 3410. If yes return true else false
+                */
+               if (((status >> 8) & 0x3) == 0x2)
+                       return 1;
+               else
+                       return 0;
+       }
+}
+
+/*****************************************************************
+ * sr32 - clear & set a value in a bit range for a 32 bit address
+ *****************************************************************/
+void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
+{
+       u32 tmp, msk = 0;
+       msk = 1 << num_bits;
+       --msk;
+       tmp = __raw_readl(addr) & ~(msk << start_bit);
+       tmp |=  value << start_bit;
+       __raw_writel(tmp, addr);
+}
+
+/*********************************************************************
+ * wait_on_value() - common routine to allow waiting for changes in
+ *   volatile regs.
+ *********************************************************************/
+u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
+{
+       u32 i = 0, val;
+       do {
+               ++i;
+               val = __raw_readl(read_addr) & read_bit_mask;
+               if (val == match_value)
+                       return (1);
+               if (i == bound)
+                       return (0);
+       } while (1);
+}
+
+#ifdef CFG_3430SDRAM_DDR
+/*********************************************************************
+ * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
+ *********************************************************************/
+void config_3430sdram_ddr(void)
+{
+       /* reset sdrc controller */
+       __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
+       wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
+       __raw_writel(0, SDRC_SYSCONFIG);
+
+       /* setup sdrc to ball mux */
+       __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
+
+       /* set mdcfg */
+       __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
+
+       /* set timing */
+       if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
+               __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+               __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       }
+       if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
+               __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
+               __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
+       }
+
+       __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
+       __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
+
+       /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
+       __raw_writel(CMD_NOP, SDRC_MANUAL_0);
+       delay(5000);
+       __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+       __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
+
+       /* set mr0 */
+       __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
+
+       /* set up dll */
+       __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
+       delay(0x2000);  /* give time to lock */
+
+}
+#endif // CFG_3430SDRAM_DDR
+
+/*************************************************************
+ * get_sys_clk_speed - determine reference oscillator speed
+ *  based on known 32kHz clock and gptimer.
+ *************************************************************/
+u32 get_osc_clk_speed(void)
+{
+       u32 start, cstart, cend, cdiff, val;
+
+       val = __raw_readl(PRM_CLKSRC_CTRL);
+       /* If SYS_CLK is being divided by 2, remove for now */
+       val = (val & (~BIT7)) | BIT6;
+       __raw_writel(val, PRM_CLKSRC_CTRL);
+
+       /* enable timer2 */
+       val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
+       __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
+
+       /* Enable I and F Clocks for GPT1 */
+       val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
+       __raw_writel(val, CM_ICLKEN_WKUP);
+       val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
+       __raw_writel(val, CM_FCLKEN_WKUP);
+
+       __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
+       __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
+       /* enable 32kHz source *//* enabled out of reset */
+       /* determine sys_clk via gauging */
+
+       start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
+       while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
+       cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
+       while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
+       cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
+       cdiff = cend - cstart;                          /* get elapsed ticks */
+
+       /* based on number of ticks assign speed */
+       if (cdiff > 19000)
+               return (S38_4M);
+       else if (cdiff > 15200)
+               return (S26M);
+       else if (cdiff > 13000)
+               return (S24M);
+       else if (cdiff > 9000)
+               return (S19_2M);
+       else if (cdiff > 7600)
+               return (S13M);
+       else
+               return (S12M);
+}
+
+/******************************************************************************
+ * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
+ *   -- input oscillator clock frequency.
+ *
+ *****************************************************************************/
+void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
+{
+       if(osc_clk == S38_4M)
+               *sys_clkin_sel=  4;
+       else if(osc_clk == S26M)
+               *sys_clkin_sel = 3;
+       else if(osc_clk == S19_2M)
+               *sys_clkin_sel = 2;
+       else if(osc_clk == S13M)
+               *sys_clkin_sel = 1;
+       else if(osc_clk == S12M)
+               *sys_clkin_sel = 0;
+}
+
+/******************************************************************************
+ * prcm_init() - inits clocks for PRCM as defined in clocks.h
+ *   -- called from SRAM, or Flash (using temp SRAM stack).
+ *****************************************************************************/
+void prcm_init(void)
+{
+       u32 osc_clk=0, sys_clkin_sel;
+       dpll_param *dpll_param_p;
+       u32 clk_index, sil_index;
+
+       /* Gauge the input clock speed and find out the sys_clkin_sel
+        * value corresponding to the input clock.
+        */
+       osc_clk = get_osc_clk_speed();
+       get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
+
+       sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
+
+       /* If the input clock is greater than 19.2M always divide/2 */
+       if(sys_clkin_sel > 2) {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
+               clk_index = sys_clkin_sel/2;
+       } else {
+               sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
+               clk_index = sys_clkin_sel;
+       }
+
+       /* The DPLL tables are defined according to sysclk value and
+        * silicon revision. The clk_index value will be used to get
+        * the values for that input sysclk from the DPLL param table
+        * and sil_index will get the values for that SysClk for the
+        * appropriate silicon rev.
+        */
+       sil_index = get_cpu_rev() - 1;
+
+       /* Unlock MPU DPLL (slows things down, and needed later) */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address of Core DPLL param table*/
+       dpll_param_p = (dpll_param *)get_core_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
+       /* CORE DPLL */
+       /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
+       wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
+       sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
+       sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
+       sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
+       sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
+       sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
+       sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
+       sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
+       sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
+       sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
+       sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
+       sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
+       sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
+       sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to PER  DPLL param table*/
+       dpll_param_p = (dpll_param *)get_per_dpll_param();
+       /* Moving it to the right sysclk base */
+       dpll_param_p = dpll_param_p + clk_index;
+       /* PER DPLL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
+       wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
+       sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
+       sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
+       sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
+       sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
+       sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
+       sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
+       sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
+       sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
+       sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
+       wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
+
+       /* Getting the base address to MPU DPLL param table*/
+       dpll_param_p = (dpll_param *)get_mpu_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
+       /* MPU DPLL (unlocked already) */
+       sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
+       sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
+       sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
+       sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
+       sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
+
+       /* Getting the base address to IVA DPLL param table*/
+       dpll_param_p = (dpll_param *)get_iva_dpll_param();
+       /* Moving it to the right sysclk and ES rev base */
+       dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
+       /* IVA DPLL (set to 12*20=240MHz) */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
+       wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
+       sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
+       sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
+       sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
+       sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
+       sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
+       wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
+
+       /* Set up GPTimers to sys_clk source only */
+       sr32(CM_CLKSEL_PER, 0, 8, 0xff);
+       sr32(CM_CLKSEL_WKUP, 0, 1, 1);
+
+       delay(5000);
+}
+
+/*****************************************
+ * Routine: secure_unlock
+ * Description: Setup security registers for access
+ * (GP Device only)
+ *****************************************/
+void secure_unlock(void)
+{
+       /* Permission values for registers -Full fledged permissions to all */
+       #define UNLOCK_1 0xFFFFFFFF
+       #define UNLOCK_2 0x00000000
+       #define UNLOCK_3 0x0000FFFF
+       /* Protection Module Register Target APE (PM_RT)*/
+       __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
+       __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
+
+       __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
+       __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
+
+       /* IVA Changes */
+       __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
+       __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
+
+       __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
+}
+
+/**********************************************************
+ * Routine: try_unlock_sram()
+ * Description: If chip is GP type, unlock the SRAM for
+ *  general use.
+ ***********************************************************/
+void try_unlock_memory(void)
+{
+       int mode;
+
+       /* if GP device unlock device SRAM for general use */
+       /* secure code breaks for Secure/Emulation device - HS/E/T*/
+       mode = get_device_type();
+       if (mode == GP_DEVICE) {
+               secure_unlock();
+       }
+       return;
+}
+
+/**********************************************************
+ * Routine: s_init
+ * Description: Does early system init of muxing and clocks.
+ * - Called at time when only stack is available.
+ **********************************************************/
+
+void s_init(void)
+{
+       watchdog_init();
+#ifdef CONFIG_3430_AS_3410
+       /* setup the scalability control register for
+        * 3430 to work in 3410 mode
+        */
+       __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
+#endif
+       try_unlock_memory();
+       set_muxconf_regs();
+       delay(100);
+       prcm_init();
+       per_clocks_enable();
+       config_3430sdram_ddr();
+}
+
+/*******************************************************
+ * Routine: misc_init_r
+ * Description: Init ethernet (done here so udelay works)
+ ********************************************************/
+int misc_init_r (void)
+{
+       return(0);
+}
+
+/******************************************************
+ * Routine: wait_for_command_complete
+ * Description: Wait for posting to finish on watchdog
+ ******************************************************/
+void wait_for_command_complete(unsigned int wd_base)
+{
+       int pending = 1;
+       do {
+               pending = __raw_readl(wd_base + WWPS);
+       } while (pending);
+}
+
+/****************************************
+ * Routine: watchdog_init
+ * Description: Shut down watch dogs
+ *****************************************/
+void watchdog_init(void)
+{
+       /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
+        * either taken care of by ROM (HS/EMU) or not accessible (GP).
+        * We need to take care of WD2-MPU or take a PRCM reset.  WD3
+        * should not be running and does not generate a PRCM reset.
+        */
+       sr32(CM_FCLKEN_WKUP, 5, 1, 1);
+       sr32(CM_ICLKEN_WKUP, 5, 1, 1);
+       wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
+
+       __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
+       wait_for_command_complete(WD2_BASE);
+       __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
+}
+
+/**********************************************
+ * Routine: dram_init
+ * Description: sets uboots idea of sdram size
+ **********************************************/
+int dram_init (void)
+{
+       return 0;
+}
+
+/*****************************************************************
+ * Routine: peripheral_enable
+ * Description: Enable the clks & power for perifs (GPT2, UART1,...)
+ ******************************************************************/
+void per_clocks_enable(void)
+{
+       /* Enable GP2 timer. */
+       sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
+       sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
+       sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
+
+#ifdef CFG_NS16550
+       /* Enable UART1 clocks */
+       sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
+       sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
+#endif
+       delay(1000);
+}
+
+/* Set MUX for UART, GPMC, SDRC, GPIO */
+
+#define        MUX_VAL(OFFSET,VALUE)\
+               __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
+
+#define                CP(x)   (CONTROL_PADCONF_##x)
+/*
+ * IEN  - Input Enable
+ * IDIS - Input Disable
+ * PTD  - Pull type Down
+ * PTU  - Pull type Up
+ * DIS  - Pull type selection is inactive
+ * EN   - Pull type selection is active
+ * M0   - Mode 0
+ * The commented string gives the final mux configuration for that pin
+ */
+#define MUX_DEFAULT()\
+       MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
+       MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
+       MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
+       MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
+       MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
+       MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
+       MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
+       MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
+       MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
+       MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
+       MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
+       MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
+       MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
+       MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
+       MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
+       MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
+       MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
+       MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
+       MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
+       MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
+       MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
+       MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
+       MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
+       MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
+       MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
+       MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
+       MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
+       MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
+       MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
+       MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
+       MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
+       MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
+       MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
+       MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
+       MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
+       MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
+       MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
+       MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
+       MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
+       MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
+       MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
+       MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
+       MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
+       MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
+       MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
+       MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
+       MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
+       MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
+       MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
+       MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
+       MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
+       MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
+       MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
+       MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
+       MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
+       MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
+       MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
+       MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
+       MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
+       MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
+       MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
+       MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
+       MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
+       MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
+       MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
+       MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
+       MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
+       MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
+       MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
+       MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
+       MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
+       MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
+       MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
+       MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
+       MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
+       MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
+       MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
+       MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
+       MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
+       MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
+       MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
+       MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
+       MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
+       MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
+       MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
+       MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
+       MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
+       MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
+       MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
+       MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
+       MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
+       MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
+       MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
+       MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
+       MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
+       MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
+       MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
+       MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
+       MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
+       MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
+       MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
+       MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
+       MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
+       MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
+       MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
+       MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
+       MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
+       MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
+       MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
+       MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
+       MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
+       MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
+       MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
+       MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
+       MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
+       MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
+       MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
+       MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
+
+/**********************************************************
+ * Routine: set_muxconf_regs
+ * Description: Setting up the configuration Mux registers
+ *              specific to the hardware. Many pins need
+ *              to be moved from protect to primary mode.
+ *********************************************************/
+void set_muxconf_regs(void)
+{
+       MUX_DEFAULT();
+}
+
+/**********************************************************
+ * Routine: nand+_init
+ * Description: Set up nand for nand and jffs2 commands
+ *********************************************************/
+
+int nand_init(void)
+{
+       /* global settings */
+       __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
+       __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
+       __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
+
+       /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
+         *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
+        *  We configure only GPMC CS0 with required values. Configiring other devices
+        *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
+         */
+       __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
+       delay(1000);
+
+       if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
+               __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+               __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+               __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+               __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+               __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+               __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+
+               /* Enable the GPMC Mapping */
+               __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
+                            ((NAND_BASE_ADR>>24) & 0x3F) |
+                            (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
+               delay(2000);
+
+               if (nand_chip()){
+#ifdef CFG_PRINTF
+                       printf("Unsupported Chip!\n");
+#endif
+                       return 1;
+               }
+
+       }
+
+       if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
+               __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
+               __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
+               __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
+               __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
+               __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
+               __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
+
+               /* Enable the GPMC Mapping */
+               __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
+                            ((ONENAND_BASE>>24) & 0x3F) |
+                            (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
+               delay(2000);
+
+               if (onenand_chip()){
+#ifdef CFG_PRINTF
+                       printf("OneNAND Unsupported !\n");
+#endif
+                       return 1;
+               }
+       }
+       return 0;
+}
+
+
+typedef int (mmc_boot_addr) (void);
+int mmc_boot(unsigned char *buf)
+{
+
+       long size = 0;
+#ifdef CFG_CMD_FAT
+       block_dev_desc_t *dev_desc = NULL;
+       unsigned char ret = 0;
+
+       printf("Starting X-loader on MMC \n");
+
+       ret = mmc_init(1);
+       if(ret == 0){
+               printf("\n MMC init failed \n");
+               return 0;
+       }
+
+       dev_desc = mmc_get_dev(0);
+       fat_register_device(dev_desc, 1);
+       size = file_fat_read("u-boot.bin", buf, 0);
+       if (size == -1) {
+               return 0;
+       }
+       printf("\n%ld Bytes Read from MMC \n", size);
+
+       printf("Starting OS Bootloader from MMC...\n");
+#endif
+       return size;
+}
+
+/* optionally do something like blinking LED */
+void board_hang (void)
+{ while (0) {};}
diff --git a/board/omap3evm/platform.S b/board/omap3evm/platform.S
new file mode 100755 (executable)
index 0000000..8368487
--- /dev/null
@@ -0,0 +1,435 @@
+/*
+ * Board specific setup info
+ *
+ * (C) Copyright 2004-2006
+ * Texas Instruments, <www.ti.com>
+ * Richard Woodruff <r-woodruff2@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+#include <asm/arch/cpu.h>
+#include <asm/arch/mem.h>
+#include <asm/arch/clocks.h>
+
+_TEXT_BASE:
+       .word   TEXT_BASE       /* sdram load addr from config.mk */
+
+#if !defined(CFG_NAND_BOOT) && !defined(CFG_NAND_BOOT)
+/**************************************************************************
+ * cpy_clk_code: relocates clock code into SRAM where its safer to execute
+ * R1 = SRAM destination address.
+ *************************************************************************/
+.global cpy_clk_code
+ cpy_clk_code:
+        /* Copy DPLL code into SRAM */ 
+        adr     r0, go_to_speed         /* get addr of clock setting code */
+        mov     r2, #384                /* r2 size to copy (div by 32 bytes) */
+        mov     r1, r1                  /* r1 <- dest address (passed in) */
+        add     r2, r2, r0              /* r2 <- source end address */
+next2:
+        ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+        stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+        cmp     r0, r2                  /* until source end address [r2]    */
+        bne     next2
+       mov     pc, lr                  /* back to caller */
+
+/* **************************************************************************** 
+ * NOTE: 3430 X-loader currently does not use this code.  
+*   It could be removed its is kept for compatabily with u-boot.
+ *
+ *  go_to_speed: -Moves to bypass, -Commits clock dividers, -puts dpll at speed
+ *               -executed from SRAM.
+ *  R0 = CM_CLKEN_PLL-bypass value
+ *  R1 = CM_CLKSEL1_PLL-m, n, and divider values
+ *  R2 = CM_CLKSEL_CORE-divider values
+ *  R3 = CM_IDLEST_CKGEN - addr dpll lock wait
+ *
+ *  Note: If core unlocks/relocks and SDRAM is running fast already it gets
+ *        confused.  A reset of the controller gets it back.  Taking away its
+ *        L3 when its not in self refresh seems bad for it.  Normally, this code
+ *        runs from flash before SDR is init so that should be ok.
+ ******************************************************************************/    
+.global go_to_speed
+ go_to_speed:
+        stmfd sp!, {r4-r6}
+
+        /* move into fast relock bypass */
+        ldr     r4, pll_ctl_add
+        str     r0, [r4]
+wait1:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        beq     wait1          /* if lock, loop */
+
+       /* set new dpll dividers _after_ in bypass */
+       ldr     r5, pll_div_add1
+        str     r1, [r5]          /* set m, n, m2 */
+        ldr     r5, pll_div_add2
+        str     r2, [r5]          /* set l3/l4/.. dividers*/
+        ldr     r5, pll_div_add3  /* wkup */
+        ldr     r2, pll_div_val3  /* rsm val */
+        str     r2, [r5]          
+        ldr     r5, pll_div_add4  /* gfx */
+        ldr     r2, pll_div_val4 
+        str     r2, [r5]         
+        ldr     r5, pll_div_add5  /* emu */
+        ldr     r2, pll_div_val5 
+        str     r2, [r5]     
+
+        /* now prepare GPMC (flash) for new dpll speed */
+       /* flash needs to be stable when we jump back to it */
+        ldr     r5, flash_cfg3_addr
+        ldr     r2, flash_cfg3_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg4_addr
+        ldr     r2, flash_cfg4_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg5_addr
+        ldr     r2, flash_cfg5_val
+        str     r2, [r5]
+        ldr     r5, flash_cfg1_addr
+        ldr     r2, [r5]
+        orr     r2, r2, #0x3     /* up gpmc divider */
+        str     r2, [r5]
+
+        /* lock DPLL3 and wait a bit */
+        orr     r0, r0, #0x7   /* set up for lock mode */     
+        str     r0, [r4]       /* lock */
+        nop                    /* ARM slow at this point working at sys_clk */
+        nop
+        nop
+        nop
+wait2:
+        ldr     r5, [r3]       /* get status */
+        and     r5, r5, #0x1   /* isolate core status */
+        cmp     r5, #0x1       /* still locked? */
+        bne     wait2          /* if lock, loop */
+        nop
+        nop
+        nop
+        nop
+        ldmfd sp!, {r4-r6}
+        mov     pc, lr           /* back to caller, locked */        
+
+_go_to_speed: .word go_to_speed
+
+/* these constants need to be close for PIC code */
+/* The Nor has to be in the Flash Base CS0 for this condition to happen */
+flash_cfg1_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG1)
+flash_cfg3_addr:
+    .word  (GPMC_CONFIG_CS0 + GPMC_CONFIG3)
+flash_cfg3_val: 
+    .word  STNOR_GPMC_CONFIG3
+flash_cfg4_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG4)
+flash_cfg4_val:
+    .word  STNOR_GPMC_CONFIG4
+flash_cfg5_val:
+    .word  STNOR_GPMC_CONFIG5
+flash_cfg5_addr:
+    .word (GPMC_CONFIG_CS0 + GPMC_CONFIG5)
+pll_ctl_add:
+    .word CM_CLKEN_PLL
+pll_div_add1:
+    .word CM_CLKSEL1_PLL 
+pll_div_add2:
+    .word CM_CLKSEL_CORE
+pll_div_add3:
+    .word CM_CLKSEL_WKUP
+pll_div_val3:
+    .word (WKUP_RSM << 1) 
+pll_div_add4:
+    .word CM_CLKSEL_GFX
+pll_div_val4:
+    .word (GFX_DIV << 0) 
+pll_div_add5:
+    .word CM_CLKSEL1_EMU
+pll_div_val5:
+    .word CLSEL1_EMU_VAL
+
+#endif
+
+.globl lowlevel_init
+lowlevel_init:
+       ldr     sp,     SRAM_STACK
+        str     ip,    [sp]    /* stash old link register */
+       mov     ip,     lr      /* save link reg across call */
+        bl      s_init          /* go setup pll,mux,memory */
+        ldr     ip,    [sp]    /* restore save ip */
+       mov     lr,     ip      /* restore link reg */
+
+       /* back to arch calling code */
+       mov     pc,     lr
+
+       /* the literal pools origin */
+       .ltorg
+
+REG_CONTROL_STATUS:
+       .word CONTROL_STATUS
+SRAM_STACK:
+       .word LOW_LEVEL_SRAM_STACK
+
+
+/* DPLL(1-4) PARAM TABLES */
+/* Each of the tables has M, N, FREQSEL, M2 values defined for nominal
+ * OPP (1.2V). The fields are defined according to dpll_param struct(clock.c). 
+ * The values are defined for all possible sysclk and for ES1 and ES2.
+ */
+
+mpu_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x0FE
+.word 0x07
+.word 0x05
+.word 0x01
+/* ES2 */
+.word 0x0FA
+.word 0x05
+.word 0x07
+.word 0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x17D
+.word 0x0C
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x1F4
+.word 0x0C
+.word 0x03
+.word 0x01
+/* 19.2MHz */
+/* ES1 */
+.word 0x179
+.word 0x12
+.word 0x04
+.word 0x01
+/* ES2 */
+.word 0x271
+.word 0x17
+.word 0x03
+.word 0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x17D
+.word 0x19
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x0FA
+.word 0x0C
+.word 0x07
+.word 0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x1FA
+.word 0x32
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x271
+.word 0x2F
+.word 0x03
+.word 0x01
+
+
+.globl get_mpu_dpll_param
+get_mpu_dpll_param:
+       adr r0, mpu_dpll_param
+       mov pc, lr
+
+iva_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x07D
+.word 0x05
+.word 0x07
+.word 0x01
+/* ES2 */
+.word 0x0B4
+.word 0x05
+.word 0x07
+.word 0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x0FA
+.word 0x0C
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x168
+.word 0x0C
+.word 0x03
+.word 0x01
+
+/* 19.2MHz */
+/* ES1 */
+.word 0x082
+.word 0x09
+.word 0x07
+.word 0x01
+/* ES2 */
+.word 0x0E1
+.word 0x0B
+.word 0x06
+.word 0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x07D
+.word 0x0C
+.word 0x07
+.word 0x01
+/* ES2 */
+.word 0x0B4
+.word 0x0C
+.word 0x07
+.word 0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x13F
+.word 0x30
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x0E1
+.word 0x17
+.word 0x06
+.word 0x01
+
+
+.globl get_iva_dpll_param
+get_iva_dpll_param:
+       adr r0, iva_dpll_param
+       mov pc, lr
+
+core_dpll_param:
+/* 12MHz */
+/* ES1 */
+.word 0x19F
+.word 0x0E
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x0A6
+.word 0x05
+.word 0x07
+.word 0x01
+
+/* 13MHz */
+/* ES1 */
+.word 0x1B2
+.word 0x10
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x14C
+.word 0x0C
+.word 0x03
+.word 0x01
+
+/* 19.2MHz */
+/* ES1 */
+.word 0x19F
+.word 0x17
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x19F
+.word 0x17
+.word 0x03
+.word 0x01
+
+/* 26MHz */
+/* ES1 */
+.word 0x1B2
+.word 0x21
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x0A6
+.word 0x0C
+.word 0x07
+.word 0x01
+
+/* 38.4MHz */
+/* ES1 */
+.word 0x19F
+.word 0x2F
+.word 0x03
+.word 0x01
+/* ES2 */
+.word 0x19F
+.word 0x2F
+.word 0x03
+.word 0x01
+
+.globl get_core_dpll_param
+get_core_dpll_param:
+       adr r0, core_dpll_param
+       mov pc, lr
+
+/* PER DPLL values are same for both ES1 and ES2 */
+per_dpll_param:
+/* 12MHz */
+.word 0xD8
+.word 0x05
+.word 0x07
+.word 0x09
+
+/* 13MHz */
+.word 0x1B0
+.word 0x0C
+.word 0x03
+.word 0x09
+
+/* 19.2MHz */
+.word 0xE1
+.word 0x09
+.word 0x07
+.word 0x09
+
+/* 26MHz */
+.word 0xD8
+.word 0x0C
+.word 0x07
+.word 0x09
+
+/* 38.4MHz */
+.word 0xE1
+.word 0x13
+.word 0x07
+.word 0x09
+
+.globl get_per_dpll_param
+get_per_dpll_param:
+       adr r0, per_dpll_param
+       mov pc, lr
+
diff --git a/board/omap3evm/x-load.lds b/board/omap3evm/x-load.lds
new file mode 100755 (executable)
index 0000000..5f352d3
--- /dev/null
@@ -0,0 +1,54 @@
+/*
+ * November 2006 - Changed to support 3430sdp device
+ * Copyright (c) 2004-2006 Texas Instruments
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+OUTPUT_FORMAT("elf32-littlearm", "elf32-littlearm", "elf32-littlearm")
+OUTPUT_ARCH(arm)
+ENTRY(_start)
+SECTIONS
+{
+       . = 0x00000000;
+
+       . = ALIGN(4);
+       .text      :
+       {
+         cpu/omap3/start.o     (.text)
+         *(.text)
+       }
+
+       . = ALIGN(4);
+       .rodata : { *(.rodata) }
+
+       . = ALIGN(4);
+       .data : { *(.data) }
+
+       . = ALIGN(4);
+       .got : { *(.got) }
+
+       . = ALIGN(4);
+       __bss_start = .;
+       .bss : { *(.bss) }
+       _end = .;
+}
diff --git a/config.mk b/config.mk
new file mode 100644 (file)
index 0000000..1365b9d
--- /dev/null
+++ b/config.mk
@@ -0,0 +1,175 @@
+#
+# (C) Copyright 2000
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+#########################################################################
+
+# clean the slate ...
+PLATFORM_RELFLAGS =
+PLATFORM_CPPFLAGS =
+PLATFORM_LDFLAGS =
+
+#
+# When cross-compiling on NetBSD, we have to define __PPC__ or else we
+# will pick up a va_list declaration that is incompatible with the
+# actual argument lists emitted by the compiler.
+#
+# [Tested on NetBSD/i386 1.5 + cross-powerpc-netbsd-1.3]
+
+ifeq ($(ARCH),ppc)
+ifeq ($(CROSS_COMPILE),powerpc-netbsd-)
+PLATFORM_CPPFLAGS+= -D__PPC__
+endif
+ifeq ($(CROSS_COMPILE),powerpc-openbsd-)
+PLATFORM_CPPFLAGS+= -D__PPC__
+endif
+endif
+
+ifeq ($(ARCH),arm)
+ifeq ($(CROSS_COMPILE),powerpc-netbsd-)
+PLATFORM_CPPFLAGS+= -D__ARM__
+endif
+ifeq ($(CROSS_COMPILE),powerpc-openbsd-)
+PLATFORM_CPPFLAGS+= -D__ARM__
+endif
+endif
+
+ifdef  ARCH
+sinclude $(TOPDIR)/$(ARCH)_config.mk   # include architecture dependend rules
+endif
+ifdef  CPU
+sinclude $(TOPDIR)/cpu/$(CPU)/config.mk        # include  CPU  specific rules
+endif
+ifdef  VENDOR
+BOARDDIR = $(VENDOR)/$(BOARD)
+else
+BOARDDIR = $(BOARD)
+endif
+ifdef  BOARD
+sinclude $(TOPDIR)/board/$(BOARDDIR)/config.mk # include board specific rules
+endif
+
+#########################################################################
+
+CONFIG_SHELL   := $(shell if [ -x "$$BASH" ]; then echo $$BASH; \
+                   else if [ -x /bin/bash ]; then echo /bin/bash; \
+                   else echo sh; fi ; fi)
+
+ifeq ($(HOSTOS)-$(HOSTARCH),darwin-ppc)
+HOSTCC         = cc
+else
+HOSTCC         = gcc
+endif
+HOSTCFLAGS     = -Wall -Wstrict-prototypes -O2 -fomit-frame-pointer
+HOSTSTRIP      = strip
+
+#########################################################################
+#
+# Option checker (courtesy linux kernel) to ensure
+# only supported compiler options are used
+#
+cc-option = $(shell if $(CC) $(CFLAGS) $(1) -S -o /dev/null -xc /dev/null \
+               > /dev/null 2>&1; then echo "$(1)"; else echo "$(2)"; fi ;)
+
+#
+# Include the make variables (CC, etc...)
+#
+AS     = $(CROSS_COMPILE)as
+LD     = $(CROSS_COMPILE)ld
+CC     = $(CROSS_COMPILE)gcc
+CPP    = $(CC) -E
+AR     = $(CROSS_COMPILE)ar
+NM     = $(CROSS_COMPILE)nm
+STRIP  = $(CROSS_COMPILE)strip
+OBJCOPY = $(CROSS_COMPILE)objcopy
+OBJDUMP = $(CROSS_COMPILE)objdump
+RANLIB = $(CROSS_COMPILE)RANLIB
+
+RELFLAGS= $(PLATFORM_RELFLAGS)
+DBGFLAGS= -g # -DDEBUG
+OPTFLAGS= -Os #-fomit-frame-pointer
+ifndef LDSCRIPT
+#LDSCRIPT := $(TOPDIR)/board/$(BOARDDIR)/x-load.lds.debug
+LDSCRIPT := $(TOPDIR)/board/$(BOARDDIR)/x-load.lds
+endif
+OBJCFLAGS += --gap-fill=0xff
+
+gccincdir := $(shell $(CC) -print-file-name=include)
+
+CPPFLAGS := $(DBGFLAGS) $(OPTFLAGS) $(RELFLAGS)                \
+       -D__KERNEL__ -DTEXT_BASE=$(TEXT_BASE)           \
+       -I$(TOPDIR)/include                             \
+       -fno-builtin -ffreestanding -nostdinc -isystem  \
+       $(gccincdir) -pipe $(PLATFORM_CPPFLAGS)
+
+ifdef BUILD_TAG
+CFLAGS := $(CPPFLAGS) -Wall -Wstrict-prototypes \
+       -DBUILD_TAG='"$(BUILD_TAG)"'
+else
+CFLAGS := $(CPPFLAGS) -Wall -Wstrict-prototypes
+endif
+
+AFLAGS_DEBUG := -Wa,-gstabs
+AFLAGS := $(AFLAGS_DEBUG) -D__ASSEMBLY__ $(CPPFLAGS)
+
+LDFLAGS += -Bstatic -T $(LDSCRIPT) -Ttext $(TEXT_BASE) $(PLATFORM_LDFLAGS)
+
+# Location of a usable BFD library, where we define "usable" as
+# "built for ${HOST}, supports ${TARGET}".  Sensible values are
+# - When cross-compiling: the root of the cross-environment
+# - Linux/ppc (native): /usr
+# - NetBSD/ppc (native): you lose ... (must extract these from the
+#   binutils build directory, plus the native and U-Boot include
+#   files don't like each other)
+#
+# So far, this is used only by tools/gdb/Makefile.
+
+ifeq ($(HOSTOS)-$(HOSTARCH),darwin-ppc)
+BFD_ROOT_DIR =         /usr/local/tools
+else
+ifeq ($(HOSTARCH),$(ARCH))
+# native
+BFD_ROOT_DIR =         /usr
+else
+#BFD_ROOT_DIR =                /LinuxPPC/CDK           # Linux/i386
+#BFD_ROOT_DIR =                /usr/pkg/cross          # NetBSD/i386
+BFD_ROOT_DIR =         /opt/powerpc
+endif
+endif
+
+#########################################################################
+
+export CONFIG_SHELL HPATH HOSTCC HOSTCFLAGS CROSS_COMPILE \
+       AS LD CC CPP AR NM STRIP OBJCOPY OBJDUMP \
+       MAKE
+export TEXT_BASE PLATFORM_CPPFLAGS PLATFORM_RELFLAGS CPPFLAGS CFLAGS AFLAGS
+
+#########################################################################
+
+%.s:   %.S
+       $(CPP) $(AFLAGS) -o $@ $(CURDIR)/$<
+%.o:   %.S
+       $(CC) $(AFLAGS) -c -o $@ $(CURDIR)/$<
+%.o:   %.c
+       $(CC) $(CFLAGS) -c -o $@ $<
+
+#########################################################################
diff --git a/cpu/arm1136/Makefile b/cpu/arm1136/Makefile
new file mode 100644 (file)
index 0000000..565d016
--- /dev/null
@@ -0,0 +1,43 @@
+#
+# (C) Copyright 2000-2003
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(CPU).a
+
+START  = start.o
+OBJS   = cpu.o
+
+all:   .depend $(START) $(LIB)
+
+$(LIB):        $(OBJS)
+       $(AR) crv $@ $(OBJS)
+
+#########################################################################
+
+.depend:       Makefile $(START:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CFLAGS) $(START:.o=.S) $(OBJS:.o=.c) > $@
+
+sinclude .depend
+
+#########################################################################
diff --git a/cpu/arm1136/config.mk b/cpu/arm1136/config.mk
new file mode 100644 (file)
index 0000000..3106824
--- /dev/null
@@ -0,0 +1,33 @@
+#
+# (C) Copyright 2002
+# Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+PLATFORM_RELFLAGS += -fno-strict-aliasing  -fno-common -ffixed-r8
+
+PLATFORM_CPPFLAGS += -march=armv5
+# =========================================================================
+#
+# Supply options according to compiler version
+#
+# =========================================================================
+PLATFORM_CPPFLAGS +=$(call cc-option,-mapcs-32,-mabi=apcs-gnu)
+PLATFORM_CPPFLAGS +=$(call cc-option,-mno-thumb-interwork,)
+PLATFORM_RELFLAGS +=$(call cc-option,-mshort-load-bytes,$(call cc-option,-malignment-traps,))
+#
diff --git a/cpu/arm1136/cpu.c b/cpu/arm1136/cpu.c
new file mode 100644 (file)
index 0000000..1168fb9
--- /dev/null
@@ -0,0 +1,65 @@
+/*
+ * (C) Copyright 2004 Texas Insturments
+ *
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+/*
+ * udelay() is CPU specific code
+ */
+
+#include <common.h>
+
+/* See also ARM Ref. Man. */
+#define C1_MMU         (1<<0)          /* mmu off/on */
+#define C1_ALIGN       (1<<1)          /* alignment faults off/on */
+#define C1_DC          (1<<2)          /* dcache off/on */
+#define C1_WB          (1<<3)          /* merging write buffer on/off */
+#define C1_BIG_ENDIAN  (1<<7)  /* big endian off/on */
+#define C1_SYS_PROT    (1<<8)          /* system protection */
+#define C1_ROM_PROT    (1<<9)          /* ROM protection */
+#define C1_IC          (1<<12)         /* icache off/on */
+#define C1_HIGH_VECTORS        (1<<13) /* location of vectors: low/high addresses */
+#define RESERVED_1     (0xf << 3)      /* must be 111b for R/W */
+
+int cpu_init (void)
+{
+       int i;
+
+       /* turn off I/D-cache */
+       asm ("mrc p15, 0, %0, c1, c0, 0":"=r" (i));
+       i &= ~(C1_DC | C1_IC);
+       asm ("mcr p15, 0, %0, c1, c0, 0": :"r" (i));
+
+       /* flush I/D-cache */
+       i = 0;
+       asm ("mcr p15, 0, %0, c7, c7, 0": :"r" (i));  // invalidate both caches and flush btb
+       asm ("mcr p15, 0, %0, c7, c10, 4": :"r" (i)); // mem barrier to sync things
+
+       return 0;
+}
+
+
+
+
+
+
+
+
diff --git a/cpu/arm1136/start.S b/cpu/arm1136/start.S
new file mode 100644 (file)
index 0000000..16108d0
--- /dev/null
@@ -0,0 +1,218 @@
+/*
+ *  armboot - Startup Code for OMP2420/ARM1136 CPU-core
+ *
+ *  Copyright (c) 2004  Texas Instruments
+ *
+ *  Copyright (c) 2001 Marius Gröger <mag@sysgo.de>
+ *  Copyright (c) 2002 Alex Züpke <azu@sysgo.de>
+ *  Copyright (c) 2002 Gary Jennejohn <gj@denx.de>
+ *  Copyright (c) 2003 Richard Woodruff <r-woodruff2@ti.com>
+ *  Copyright (c) 2003 Kshitij <kshitij@ti.com>
+ *  Copyright (c) 2004 Jian Zhang <jzhang@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <config.h>
+
+.globl _start
+_start:        
+       b       reset
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+
+_hang:
+       .word do_hang
+       
+       .word 0x12345678
+       .word 0x12345678
+       .word 0x12345678
+       .word 0x12345678
+       .word 0x12345678
+       .word 0x12345678
+       .word 0x12345678 /* now 16*4=64 */
+
+.global _end_vect
+_end_vect:
+
+       .balignl 16,0xdeadbeef
+/*
+ *************************************************************************
+ *
+ * Startup Code (reset vector)
+ *
+ * do important init only if we don't start from memory!
+ * setup Memory and board specific bits prior to relocation.
+ * relocate armboot to ram
+ * setup stack
+ *
+ *************************************************************************
+ */
+
+_TEXT_BASE:
+       .word   TEXT_BASE
+
+.globl _armboot_start
+_armboot_start:
+       .word _start
+
+/*
+ * These are defined in the board-specific linker script.
+ */
+.globl _bss_start
+_bss_start:
+       .word __bss_start
+
+.globl _bss_end
+_bss_end:
+       .word _end
+
+/*
+ * the actual reset code
+ */
+
+reset: 
+       /*
+        * set the cpu to SVC32 mode
+        */
+       mrs     r0,cpsr
+       bic     r0,r0,#0x1f
+       orr     r0,r0,#0xd3
+       msr     cpsr,r0
+
+       /* Copy vectors to mask ROM indirect addr */ 
+       adr     r0, _start              /* r0 <- current position of code   */
+       add     r0, r0, #4                              /* skip reset vector                    */
+       mov     r2, #64                 /* r2 <- size to copy  */
+       add     r2, r0, r2              /* r2 <- source end address         */
+       mov     r1, #0x40000000         /* build vect addr */
+       mov     r3, #0x00200000
+       add     r1, r1, r3
+       mov     r3, #0xf800
+       add     r1, r1, r3
+next:
+       ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+       stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+       cmp     r0, r2                  /* until source end address [r2]    */
+       bne     next                    /* loop until equal */
+
+       bl      cpy_clk_code            /* put dpll adjust code behind vectors */
+       /* the mask ROM code should have PLL and others stable */
+       bl  cpu_init_crit
+
+relocate:                              /* relocate U-Boot to RAM           */
+       adr     r0, _start              /* r0 <- current position of code   */
+       ldr     r1, _TEXT_BASE          /* test if we run from flash or RAM */
+       cmp r0, r1                  /* don't reloc during debug         */
+       /* beq stack_setup */
+
+       ldr     r2, _armboot_start
+       ldr     r3, _bss_start
+       sub     r2, r3, r2              /* r2 <- size of armboot            */
+       add     r2, r0, r2              /* r2 <- source end address         */
+
+copy_loop:
+       ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+       stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+       cmp     r0, r2                  /* until source end addreee [r2]    */
+       ble     copy_loop
+
+       /* Set up the stack                                                 */
+stack_setup:
+       ldr     r0, _TEXT_BASE          /* upper 128 KiB: relocated uboot   */
+       sub     sp, r0, #128            /* leave 32 words for abort-stack    */
+
+clear_bss:
+       ldr     r0, _bss_start          /* find start of bss segment        */
+       ldr     r1, _bss_end            /* stop here                        */
+       mov     r2, #0x00000000         /* clear                            */
+
+//clbss_l:str  r2, [r0]                /* clear loop...                    */
+//     add     r0, r0, #4
+//     cmp     r0, r1
+//     bne     clbss_l
+
+       ldr     pc, _start_armboot
+
+_start_armboot:        .word start_armboot
+
+
+/*
+ *************************************************************************
+ *
+ * CPU_init_critical registers
+ *
+ * setup important registers
+ * setup memory timing
+ *
+ *************************************************************************
+ */
+cpu_init_crit:
+       /*
+        * flush v4 I/D caches
+        */
+       mov     r0, #0
+       mcr     p15, 0, r0, c7, c7, 0   /* flush v3/v4 cache */
+       mcr     p15, 0, r0, c8, c7, 0   /* flush v4 TLB */
+
+       /*
+        * disable MMU stuff and caches
+        */
+       mrc     p15, 0, r0, c1, c0, 0
+       bic     r0, r0, #0x00002300     @ clear bits 13, 9:8 (--V- --RS)
+       bic     r0, r0, #0x00000087     @ clear bits 7, 2:0 (B--- -CAM)
+       orr     r0, r0, #0x00000002     @ set bit 2 (A) Align
+#ifndef CONFIG_ICACHE_OFF
+       orr     r0, r0, #0x00001000     @ set bit 12 (I) I-Cache
+#endif
+       mcr     p15, 0, r0, c1, c0, 0
+
+       /*
+         * Jump to board specific initialization... The Mask ROM will have already initialized
+         * basic memory.  Go here to bump up clock rate and handle wake up conditions.
+        */
+       adr     r0, _start              /* r0 <- current position of code   */
+       ldr     r1, _TEXT_BASE          /* test if we run from flash or RAM */
+       cmp     r0, r1                  /* pass on info about skipping some init portions */
+       moveq   r0,#0x1                 /* flag to skip prcm and sdrc setup */
+       movne   r0,#0x0
+
+//mov r0, #1    /* this skip memory init */
+
+       mov     ip, lr          /* persevere link reg across call */
+       bl      platformsetup   /* go setup pll,mux,memory */
+
+       mov     lr, ip          /* restore link */
+       mov     pc, lr          /* back to my caller */
+
+
+/*
+ * exception handler
+ */
+       .align  5
+do_hang:
+       ldr     sp, _TEXT_BASE          /* use 32 words abort stack */
+       bl      hang                            /* hang and never return */
+
diff --git a/cpu/arm926ejs/Makefile b/cpu/arm926ejs/Makefile
new file mode 100644 (file)
index 0000000..229b7e7
--- /dev/null
@@ -0,0 +1,43 @@
+#
+# (C) Copyright 2000-2003
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(CPU).a
+
+START  = start.o
+OBJS   = cpu.o  
+
+all:   .depend $(START) $(LIB)
+
+$(LIB):        $(OBJS)
+       $(AR) crv $@ $(OBJS)
+
+#########################################################################
+
+.depend:       Makefile $(START:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CFLAGS) $(START:.o=.S) $(OBJS:.o=.c) > $@
+
+sinclude .depend
+
+#########################################################################
diff --git a/cpu/arm926ejs/config.mk b/cpu/arm926ejs/config.mk
new file mode 100644 (file)
index 0000000..f9adb10
--- /dev/null
@@ -0,0 +1,32 @@
+#
+# (C) Copyright 2002
+# Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+PLATFORM_RELFLAGS += -fno-strict-aliasing  -fno-common -ffixed-r8
+
+PLATFORM_CPPFLAGS += -march=armv5
+# =========================================================================
+#
+# Supply options according to compiler version
+#
+# =========================================================================
+PLATFORM_CPPFLAGS +=$(call cc-option,-mapcs-32,-mabi=apcs-gnu)
+PLATFORM_RELFLAGS +=$(call cc-option,-mshort-load-bytes,$(call cc-option,-malignment-traps,))
+#
diff --git a/cpu/arm926ejs/cpu.c b/cpu/arm926ejs/cpu.c
new file mode 100644 (file)
index 0000000..972fa8a
--- /dev/null
@@ -0,0 +1,126 @@
+/*
+ * (C) Copyright 2004
+ * Texas Instruments <www.ti.com>
+ * Jian Zhang <jzhang@ti.com>
+ *
+ * (C) Copyright 2002
+ * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
+ * Marius Groeger <mgroeger@sysgo.de>
+ *
+ * (C) Copyright 2002
+ * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
+ * Alex Zuepke <azu@sysgo.de>
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#include <common.h>
+  
+#define TIMER_LOAD_VAL 0xffffffff
+
+/* macro to read the 32 bit timer */
+#define READ_TIMER (*(volatile ulong *)(CFG_TIMERBASE+8))
+
+static ulong timestamp;
+static ulong lastdec;
+
+static void reset_timer_masked (void);
+
+/* nothing really to do with cpu, just starts up a counter. */
+int cpu_init (void)
+{
+       int32_t val;
+
+       /* Start the decrementer ticking down from 0xffffffff */
+       *((int32_t *) (CFG_TIMERBASE + LOAD_TIM)) = TIMER_LOAD_VAL;
+       val = MPUTIM_ST | MPUTIM_AR | MPUTIM_CLOCK_ENABLE | (CFG_PVT << MPUTIM_PTV_BIT);
+       *((int32_t *) (CFG_TIMERBASE + CNTL_TIMER)) = val;
+
+       /* init the timestamp and lastdec value */
+       reset_timer_masked();
+       
+       return (0);
+}
+
+static void reset_timer_masked (void)
+{
+       /* reset time */
+       lastdec = READ_TIMER;  /* capure current decrementer value time */
+       timestamp = 0;         /* start "advancing" time stamp from 0 */
+}
+
+#ifdef  CFG_UDELAY
+
+static ulong get_timer_masked (void);
+static ulong get_timer (ulong base);
+
+/* delay x useconds AND perserve advance timstamp value */
+void udelay (unsigned long usec)
+{
+       ulong tmo, tmp;
+
+       if(usec >= 1000){               /* if "big" number, spread normalization to seconds */
+               tmo = usec / 1000;      /* start to normalize for usec to ticks per sec */
+               tmo *= CFG_HZ;          /* find number of "ticks" to wait to achieve target */
+               tmo /= 1000;            /* finish normalize. */
+       }else{                          /* else small number, don't kill it prior to HZ multiply */
+               tmo = usec * CFG_HZ;
+               tmo /= (1000*1000);
+       }
+
+       tmp = get_timer (0);            /* get current timestamp */
+       if( (tmo + tmp) < tmp )         /* if setting this fordward will roll time stamp */
+               reset_timer_masked ();  /* reset "advancing" timestamp to 0, set lastdec value */
+       else
+               tmo += tmp;             /* else, set advancing stamp wake up time */
+
+       while (get_timer_masked () < tmo)/* loop till event */
+               /*NOP*/;
+}
+static ulong get_timer_masked (void)
+{
+       ulong now = READ_TIMER;         /* current tick value */
+
+       if (lastdec >= now) {           /* normal mode (non roll) */
+               /* normal mode */
+               timestamp += lastdec - now; /* move stamp fordward with absoulte diff ticks */
+       } else {                        /* we have overflow of the count down timer */
+               /* nts = ts + ld + (TLV - now)
+                * ts=old stamp, ld=time that passed before passing through -1
+                * (TLV-now) amount of time after passing though -1
+                * nts = new "advancing time stamp"...it could also roll and cause problems.
+                */
+               timestamp += lastdec + TIMER_LOAD_VAL - now;
+       }
+       lastdec = now;
+
+       return timestamp;
+}
+
+static ulong get_timer (ulong base)
+{
+       return get_timer_masked () - base;
+}
+
+#endif                 /* CFG_UDELAY */
+
diff --git a/cpu/arm926ejs/start.S b/cpu/arm926ejs/start.S
new file mode 100644 (file)
index 0000000..2211dae
--- /dev/null
@@ -0,0 +1,239 @@
+/*
+ *  armboot - Startup Code for ARM926EJS CPU-core
+ *
+ *  Copyright (c) 2003  Texas Instruments
+ *
+ *  ----- Adapted for OMAP1610 from ARM925t code ------
+ *
+ *  Copyright (c) 2001 Marius Gröger <mag@sysgo.de>
+ *  Copyright (c) 2002 Alex Züpke <azu@sysgo.de>
+ *  Copyright (c) 2002 Gary Jennejohn <gj@denx.de>
+ *  Copyright (c) 2003 Richard Woodruff <r-woodruff2@ti.com>
+ *  Copyright (c) 2003 Kshitij <kshitij@ti.com>
+ *  Copyright (c) 2004 Jian Zhang <jzhang@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+
+#include <config.h>
+#if defined(CONFIG_OMAP1610)
+#include <./configs/omap1510.h>
+#endif
+
+/*
+ *************************************************************************
+ *
+ * Jump vector table as in table 3.1 in [1]
+ *
+ *************************************************************************
+ */
+
+
+.globl _start
+_start:
+       b       reset
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+       ldr     pc, _hang
+
+_hang:
+       .word do_hang
+  
+       .balignl 16,0xdeadbeef
+
+
+/*
+ *************************************************************************
+ *
+ * Startup Code (reset vector)
+ *
+ * do important init only if we don't start from memory!
+ * setup Memory and board specific bits prior to relocation.
+ * relocate armboot to ram
+ * setup stack
+ *
+ *************************************************************************
+ */
+
+_TEXT_BASE:
+       .word   TEXT_BASE
+
+.globl _armboot_start
+_armboot_start:
+       .word _start
+
+/*
+ * These are defined in the board-specific linker script.
+ */
+.globl _bss_start
+_bss_start:
+       .word __bss_start
+
+.globl _bss_end
+_bss_end:
+       .word _end
+
+/*
+ * the actual reset code
+ */
+
+reset:
+       /*
+        * set the cpu to SVC32 mode
+        */
+       mrs     r0,cpsr
+       bic     r0,r0,#0x1f
+       orr     r0,r0,#0xd3
+       msr     cpsr,r0
+  
+       /*
+        * turn off the watchdog, unlock/diable sequence
+        */
+       mov     r1, #0xF5
+       ldr     r0, =WDTIM_MODE
+       strh    r1, [r0]
+       mov     r1, #0xA0
+       strh    r1, [r0]
+
+
+       /*
+        * mask all IRQs by setting all bits in the INTMR - default
+        */
+
+       mov     r1, #0xffffffff
+       ldr     r0, =REG_IHL1_MIR
+       str     r1, [r0]
+       ldr     r0, =REG_IHL2_MIR
+       str     r1, [r0]
+       /*
+        * we do sys-critical inits at reboot,
+        */
+       bl      cpu_init_crit 
+  
+       /* 
+        * relocate exception vectors to SRAM where ROM code expects
+        */
+#ifdef CFG_BOOT_CS0
+
+       adr     r0, _start              /* r0 <- current position of code   */
+       add     r0, r0, #4      /* skip reset vector                    */
+       mov     r2, #36         /* r2 <- size of data (8+1 words)            */
+       add     r2, r0, r2              /* r2 <- source end address         */
+       mov r1, #0x20000000
+next:
+       ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+       stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+       cmp     r0, r2                  /* until source end address [r2]    */
+       ble     next
+
+#endif
+relocate:                              /* relocate X-Loader to RAM         */
+       adr     r0, _start              /* r0 <- current position of code   */
+       ldr     r1, _TEXT_BASE          /* test if we run from flash or RAM */
+       cmp     r0, r1                  /* don't reloc during debug         */
+       /*beq     stack_setup*/
+
+       ldr     r2, _armboot_start
+       ldr     r3, _bss_start
+       sub     r2, r3, r2              /* r2 <- size of armboot            */
+       add     r2, r0, r2              /* r2 <- source end address         */
+
+copy_loop:
+       ldmia   r0!, {r3-r10}           /* copy from source address [r0]    */
+       stmia   r1!, {r3-r10}           /* copy to   target address [r1]    */
+       cmp     r0, r2                  /* until source end address [r2]    */
+       ble     copy_loop
+
+       /* Set up the stack                                                 */
+stack_setup:
+       ldr     r0, _TEXT_BASE          /* upper 128 KiB: relocated X-Loader   */
+       sub     sp, r0, #128            /* leave 32 words for abort-stack    */
+
+clear_bss:
+       ldr     r0, _bss_start          /* find start of bss segment        */
+       add     r0, r0, #4              /* start at first byte of bss       */
+       ldr     r1, _bss_end            /* stop here                        */
+       mov     r2, #0x00000000         /* clear                            */
+
+clbss_l:str    r2, [r0]                /* clear loop...                    */
+       add     r0, r0, #4
+       cmp     r0, r1
+       bne     clbss_l
+
+       ldr     pc, _start_armboot
+
+_start_armboot:
+       .word  start_armboot
+
+
+/*
+ *************************************************************************
+ *
+ * CPU_init_critical registers
+ *
+ * setup important registers
+ * setup memory timing
+ *
+ *************************************************************************
+ */
+
+
+cpu_init_crit:
+       /*
+        * flush v4 I/D caches
+        */
+       mov     r0, #0
+       mcr     p15, 0, r0, c7, c7, 0   /* flush v3/v4 cache */
+       mcr     p15, 0, r0, c8, c7, 0   /* flush v4 TLB */
+
+       /*
+        * disable MMU stuff and caches
+        */
+       mrc     p15, 0, r0, c1, c0, 0
+       bic     r0, r0, #0x00002300     /* clear bits 13, 9:8 (--V- --RS) */
+       bic     r0, r0, #0x00000087     /* clear bits 7, 2:0 (B--- -CAM) */
+       orr     r0, r0, #0x00000002     /* set bit 2 (A) Align */
+       orr     r0, r0, #0x00001000     /* set bit 12 (I) I-Cache */
+       mcr     p15, 0, r0, c1, c0, 0
+
+       /*
+        * Go setup Memory and board specific bits prior to relocation.
+        */
+       mov     ip, lr          /* perserve link reg across call */
+       bl      platformsetup   /* go setup pll,mux,memory */
+       mov     lr, ip          /* restore link */
+       mov     pc, lr          /* back to my caller */
+  
+/*
+ * exception handler
+ */
+       .align  5
+do_hang:
+       ldr     sp, _TEXT_BASE          /* use 32 words abort stack */
+       bl      hang                            /* hang and never return */
+
+
diff --git a/cpu/omap3/Makefile b/cpu/omap3/Makefile
new file mode 100644 (file)
index 0000000..8847649
--- /dev/null
@@ -0,0 +1,43 @@
+#
+# (C) Copyright 2000-2003
+# Wolfgang Denk, DENX Software Engineering, wd@denx.de.
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+
+include $(TOPDIR)/config.mk
+
+LIB    = lib$(CPU).a
+
+START  = start.o
+OBJS   = cpu.o mmc.o
+
+all:   .depend $(START) $(LIB)
+
+$(LIB):        $(OBJS)
+       $(AR) crv $@ $(OBJS)
+
+#########################################################################
+
+.depend:       Makefile $(START:.o=.S) $(OBJS:.o=.c)
+               $(CC) -M $(CFLAGS) $(START:.o=.S) $(OBJS:.o=.c) > $@
+
+sinclude .depend
+
+#########################################################################
diff --git a/cpu/omap3/config.mk b/cpu/omap3/config.mk
new file mode 100644 (file)
index 0000000..e802035
--- /dev/null
@@ -0,0 +1,32 @@
+#
+# (C) Copyright 2002
+# Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+#
+# See file CREDITS for list of people who contributed to this
+# project.
+#
+# This program is free software; you can redistribute it and/or
+# modify it under the terms of the GNU General Public License as
+# published by the Free Software Foundation; either version 2 of
+# the License, or (at your option) any later version.
+#
+# This program is distributed in the hope that it will be useful,
+# but WITHOUT ANY WARRANTY; without even the implied warranty of
+# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+# GNU General Public License for more details.
+#
+# You should have received a copy of the GNU General Public License
+# along with this program; if not, write to the Free Software
+# Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+# MA 02111-1307 USA
+#
+PLATFORM_RELFLAGS += -fno-strict-aliasing  -fno-common -ffixed-r8
+
+PLATFORM_CPPFLAGS += -march=armv7a
+# =========================================================================
+#
+# Supply options according to compiler version
+#
+# =========================================================================
+PLATFORM_CPPFLAGS +=$(call cc-option,-mapcs-32,-mabi=apcs-gnu)
+PLATFORM_RELFLAGS +=$(call cc-option,-mshort-load-bytes,$(call cc-option,-malignment-traps,))
diff --git a/cpu/omap3/cpu.c b/cpu/omap3/cpu.c
new file mode 100644 (file)
index 0000000..1cf422a
--- /dev/null
@@ -0,0 +1,51 @@
+/*
+ * (C) Copyright 2004-2006 Texas Insturments
+ *
+ * (C) Copyright 2002
+ * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
+ * Marius Groeger <mgroeger@sysgo.de>
+ *
+ * (C) Copyright 2002
+ * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation; either version 2 of
+ * the License, or (at your option) any later version.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+/*
+ * CPU specific code
+ */
+#include <common.h>
+
+/* See also ARM Ref. Man. */
+#define C1_MMU         (1<<0)          /* mmu off/on */
+#define C1_ALIGN       (1<<1)          /* alignment faults off/on */
+#define C1_DC          (1<<2)          /* dcache off/on */
+#define C1_WB          (1<<3)          /* merging write buffer on/off */
+#define C1_BIG_ENDIAN  (1<<7)  /* big endian off/on */
+#define C1_SYS_PROT    (1<<8)          /* system protection */
+#define C1_ROM_PROT    (1<<9)          /* ROM protection */
+#define C1_IC          (1<<12)         /* icache off/on */
+#define C1_HIGH_VECTORS        (1<<13) /* location of vectors: low/high addresses */
+#define RESERVED_1     (0xf << 3)      /* must be 111b for R/W */
+
+int cpu_init (void)
+{
+       return 0;
+}
+
diff --git a/cpu/omap3/mmc.c b/cpu/omap3/mmc.c
new file mode 100755 (executable)
index 0000000..5d75230
--- /dev/null
@@ -0,0 +1,552 @@
+/*
+ * (C) Copyright 2008
+ * Texas Instruments, <www.ti.com>
+ * Syed Mohammed Khasim <khasim@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation's version 2 of
+ * the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+
+#include <config.h>
+#include <common.h>
+#include <mmc.h>
+#include <part.h>
+
+#ifdef CFG_CMD_MMC
+
+#include "mmc_host_def.h"
+#include "mmc_protocol.h"
+
+#define OMAP_MMC_MASTER_CLOCK   96000000
+extern int fat_register_device(block_dev_desc_t *dev_desc, int part_no);
+
+mmc_card_data cur_card_data;
+static block_dev_desc_t mmc_blk_dev;
+
+block_dev_desc_t *mmc_get_dev(int dev)
+{
+       return ((block_dev_desc_t *) &mmc_blk_dev);
+}
+
+unsigned char mmc_board_init(void)
+{
+       unsigned int value = 0;
+
+       value = CONTROL_PBIAS_LITE;
+       CONTROL_PBIAS_LITE = value | (1 << 2) | (1 << 1) | (1 << 9);
+
+       value = CONTROL_DEV_CONF0;
+       CONTROL_DEV_CONF0 = value | (1 << 24);
+
+       return 1;
+}
+
+void mmc_init_stream(void)
+{
+       OMAP_HSMMC_CON |= INIT_INITSTREAM;
+
+       OMAP_HSMMC_CMD = MMC_CMD0;
+       while (!(OMAP_HSMMC_STAT & CC_MASK));
+
+       OMAP_HSMMC_STAT = CC_MASK;
+
+       OMAP_HSMMC_CMD = MMC_CMD0;
+       while (!(OMAP_HSMMC_STAT & CC_MASK));
+
+
+       OMAP_HSMMC_STAT = OMAP_HSMMC_STAT;
+       OMAP_HSMMC_CON &= ~INIT_INITSTREAM;
+}
+
+unsigned char mmc_clock_config(unsigned int iclk, unsigned short clk_div)
+{
+       unsigned int val;
+
+       mmc_reg_out(OMAP_HSMMC_SYSCTL, (ICE_MASK | DTO_MASK | CEN_MASK),
+                   (ICE_STOP | DTO_15THDTO | CEN_DISABLE));
+
+       switch (iclk) {
+       case CLK_INITSEQ:
+               val = MMC_INIT_SEQ_CLK / 2;
+               break;
+       case CLK_400KHZ:
+               val = MMC_400kHz_CLK;
+               break;
+       case CLK_MISC:
+               val = clk_div;
+               break;
+       default:
+               return 0;
+       }
+       mmc_reg_out(OMAP_HSMMC_SYSCTL,
+                   ICE_MASK | CLKD_MASK, (val << CLKD_OFFSET) | ICE_OSCILLATE);
+
+       while ((OMAP_HSMMC_SYSCTL & ICS_MASK) == ICS_NOTREADY);
+
+
+       OMAP_HSMMC_SYSCTL |= CEN_ENABLE;
+       return 1;
+}
+
+unsigned char mmc_init_setup(void)
+{
+       unsigned int reg_val;
+       unsigned int val = 0;
+
+       mmc_board_init();
+
+       OMAP_HSMMC_SYSCONFIG |= MMC_SOFTRESET;
+       while ((OMAP_HSMMC_SYSSTATUS & RESETDONE) == 0) ;
+
+       OMAP_HSMMC_SYSCTL |= SOFTRESETALL;
+       while ((OMAP_HSMMC_SYSCTL & SOFTRESETALL) != 0x0) ;
+
+       OMAP_HSMMC_HCTL = DTW_1_BITMODE | SDBP_PWROFF | SDVS_3V0;
+       OMAP_HSMMC_CAPA |= VS30_3V0SUP | VS18_1V8SUP;
+
+       reg_val = OMAP_HSMMC_CON & RESERVED_MASK;
+
+       OMAP_HSMMC_CON = CTPL_MMC_SD | reg_val | WPP_ACTIVEHIGH |
+           CDP_ACTIVEHIGH | MIT_CTO | DW8_1_4BITMODE | MODE_FUNC |
+           STR_BLOCK | HR_NOHOSTRESP | INIT_NOINIT | NOOPENDRAIN;
+
+       mmc_clock_config(CLK_INITSEQ, 0);
+       OMAP_HSMMC_HCTL |= SDBP_PWRON;
+
+       OMAP_HSMMC_IE = 0x307f0033;
+
+       mmc_init_stream();
+       return 1;
+}
+
+unsigned char mmc_send_cmd(unsigned int cmd, unsigned int arg,
+                          unsigned int *response)
+{
+       unsigned int mmc_stat;
+
+       while ((OMAP_HSMMC_PSTATE & DATI_MASK) == DATI_CMDDIS);
+
+
+       OMAP_HSMMC_BLK = BLEN_512BYTESLEN | NBLK_STPCNT;
+       OMAP_HSMMC_STAT = 0xFFFFFFFF;
+       OMAP_HSMMC_ARG = arg;
+       OMAP_HSMMC_CMD = cmd | CMD_TYPE_NORMAL | CICE_NOCHECK |
+           CCCE_NOCHECK | MSBS_SGLEBLK | ACEN_DISABLE | BCE_DISABLE |
+           DE_DISABLE;
+
+       while (1) {
+               do {
+                       mmc_stat = OMAP_HSMMC_STAT;
+               } while (mmc_stat == 0);
+
+               if ((mmc_stat & ERRI_MASK) != 0)
+                       return (unsigned char)mmc_stat;
+
+
+               if (mmc_stat & CC_MASK) {
+                       OMAP_HSMMC_STAT = CC_MASK;
+                       response[0] = OMAP_HSMMC_RSP10;
+                       if ((cmd & RSP_TYPE_MASK) == RSP_TYPE_LGHT136) {
+                               response[1] = OMAP_HSMMC_RSP32;
+                               response[2] = OMAP_HSMMC_RSP54;
+                               response[3] = OMAP_HSMMC_RSP76;
+                       }
+                       break;
+               }
+       }
+       return 1;
+}
+
+unsigned char mmc_read_data(unsigned int *output_buf)
+{
+       unsigned int mmc_stat;
+       unsigned int read_count = 0;
+
+       /*
+        * Start Polled Read
+        */
+       while (1) {
+               do {
+                       mmc_stat = OMAP_HSMMC_STAT;
+               } while (mmc_stat == 0);
+
+               if ((mmc_stat & ERRI_MASK) != 0)
+                       return (unsigned char)mmc_stat;
+
+               if (mmc_stat & BRR_MASK) {
+                       unsigned int k;
+
+                       OMAP_HSMMC_STAT |= BRR_MASK;
+                       for (k = 0; k < MMCSD_SECTOR_SIZE / 4; k++) {
+                               *output_buf = OMAP_HSMMC_DATA;
+                               output_buf++;
+                               read_count += 4;
+                       }
+               }
+
+               if (mmc_stat & BWR_MASK)
+                       OMAP_HSMMC_STAT |= BWR_MASK;
+
+               if (mmc_stat & TC_MASK) {
+                       OMAP_HSMMC_STAT |= TC_MASK;
+                       break;
+               }
+       }
+       return 1;
+}
+
+unsigned char mmc_detect_card(mmc_card_data *mmc_card_cur)
+{
+       unsigned char err;
+       unsigned int argument = 0;
+       unsigned int ocr_value, ocr_recvd, ret_cmd41, hcs_val;
+       unsigned int resp[4];
+       unsigned short retry_cnt = 2000;
+
+       /* Set to Initialization Clock */
+       err = mmc_clock_config(CLK_400KHZ, 0);
+       if (err != 1)
+               return err;
+
+       mmc_card_cur->RCA = MMC_RELATIVE_CARD_ADDRESS;
+       argument = 0x00000000;
+
+       ocr_value = (0x1FF << 15);
+       err = mmc_send_cmd(MMC_CMD0, argument, resp);
+       if (err != 1)
+               return err;
+
+       argument = SD_CMD8_CHECK_PATTERN | SD_CMD8_2_7_3_6_V_RANGE;
+       err = mmc_send_cmd(MMC_SDCMD8, argument, resp);
+       hcs_val = (err == 1) ?
+           MMC_OCR_REG_HOST_CAPACITY_SUPPORT_SECTOR :
+           MMC_OCR_REG_HOST_CAPACITY_SUPPORT_BYTE;
+
+       argument = 0x0000 << 16;
+       err = mmc_send_cmd(MMC_CMD55, argument, resp);
+       if (err == 1) {
+               mmc_card_cur->card_type = SD_CARD;
+               ocr_value |= hcs_val;
+               ret_cmd41 = MMC_ACMD41;
+       } else {
+               mmc_card_cur->card_type = MMC_CARD;
+               ocr_value |= MMC_OCR_REG_ACCESS_MODE_SECTOR;
+               ret_cmd41 = MMC_CMD1;
+               OMAP_HSMMC_CON &= ~OD;
+               OMAP_HSMMC_CON |= OPENDRAIN;
+       }
+
+       argument = ocr_value;
+       err = mmc_send_cmd(ret_cmd41, argument, resp);
+       if (err != 1)
+               return err;
+
+       ocr_recvd = ((mmc_resp_r3 *) resp)->ocr;
+
+       while (!(ocr_recvd & (0x1 << 31)) && (retry_cnt > 0)) {
+               retry_cnt--;
+               if (mmc_card_cur->card_type == SD_CARD) {
+                       argument = 0x0000 << 16;
+                       err = mmc_send_cmd(MMC_CMD55, argument, resp);
+               }
+
+               argument = ocr_value;
+               err = mmc_send_cmd(ret_cmd41, argument, resp);
+               if (err != 1)
+                       return err;
+               ocr_recvd = ((mmc_resp_r3 *) resp)->ocr;
+       }
+
+       if (!(ocr_recvd & (0x1 << 31)))
+               return 0;
+
+       if (mmc_card_cur->card_type == MMC_CARD) {
+               if ((ocr_recvd & MMC_OCR_REG_ACCESS_MODE_MASK) ==
+                   MMC_OCR_REG_ACCESS_MODE_SECTOR) {
+                       mmc_card_cur->mode = SECTOR_MODE;
+               } else {
+                       mmc_card_cur->mode = BYTE_MODE;
+               }
+
+               ocr_recvd &= ~MMC_OCR_REG_ACCESS_MODE_MASK;
+       } else {
+               if ((ocr_recvd & MMC_OCR_REG_HOST_CAPACITY_SUPPORT_MASK)
+                   == MMC_OCR_REG_HOST_CAPACITY_SUPPORT_SECTOR) {
+                       mmc_card_cur->mode = SECTOR_MODE;
+               } else {
+                       mmc_card_cur->mode = BYTE_MODE;
+               }
+               ocr_recvd &= ~MMC_OCR_REG_HOST_CAPACITY_SUPPORT_MASK;
+       }
+
+       ocr_recvd &= ~(0x1 << 31);
+       if (!(ocr_recvd & ocr_value))
+               return 0;
+
+       err = mmc_send_cmd(MMC_CMD2, argument, resp);
+       if (err != 1)
+               return err;
+
+       if (mmc_card_cur->card_type == MMC_CARD) {
+               argument = mmc_card_cur->RCA << 16;
+               err = mmc_send_cmd(MMC_CMD3, argument, resp);
+               if (err != 1)
+                       return err;
+       } else {
+               argument = 0x00000000;
+               err = mmc_send_cmd(MMC_SDCMD3, argument, resp);
+               if (err != 1)
+                       return err;
+
+               mmc_card_cur->RCA = ((mmc_resp_r6 *) resp)->newpublishedrca;
+       }
+
+       OMAP_HSMMC_CON &= ~OD;
+       OMAP_HSMMC_CON |= NOOPENDRAIN;
+       return 1;
+}
+
+unsigned char mmc_read_cardsize(mmc_card_data *mmc_dev_data,
+                               mmc_csd_reg_t *cur_csd)
+{
+       mmc_extended_csd_reg_t ext_csd;
+       unsigned int size, count, blk_len, blk_no, card_size, argument;
+       unsigned char err;
+       unsigned int resp[4];
+
+       if (mmc_dev_data->mode == SECTOR_MODE) {
+               if (mmc_dev_data->card_type == SD_CARD) {
+                       card_size =
+                           (((mmc_sd2_csd_reg_t *) cur_csd)->
+                            c_size_lsb & MMC_SD2_CSD_C_SIZE_LSB_MASK) |
+                           ((((mmc_sd2_csd_reg_t *) cur_csd)->
+                             c_size_msb & MMC_SD2_CSD_C_SIZE_MSB_MASK)
+                            << MMC_SD2_CSD_C_SIZE_MSB_OFFSET);
+                       mmc_dev_data->size = card_size * 1024;
+                       if (mmc_dev_data->size == 0)
+                               return 0;
+               } else {
+                       argument = 0x00000000;
+                       err = mmc_send_cmd(MMC_CMD8, argument, resp);
+                       if (err != 1)
+                               return err;
+                       err = mmc_read_data((unsigned int *)&ext_csd);
+                       if (err != 1)
+                               return err;
+                       mmc_dev_data->size = ext_csd.sectorcount;
+
+                       if (mmc_dev_data->size == 0)
+                               mmc_dev_data->size = 8388608;
+               }
+       } else {
+               if (cur_csd->c_size_mult >= 8)
+                       return 0;
+
+               if (cur_csd->read_bl_len >= 12)
+                       return 0;
+
+               /* Compute size */
+               count = 1 << (cur_csd->c_size_mult + 2);
+               card_size = (cur_csd->c_size_lsb & MMC_CSD_C_SIZE_LSB_MASK) |
+                   ((cur_csd->c_size_msb & MMC_CSD_C_SIZE_MSB_MASK)
+                    << MMC_CSD_C_SIZE_MSB_OFFSET);
+
+               blk_no = (card_size + 1) * count;
+               blk_len = 1 << cur_csd->read_bl_len;
+               size = blk_no * blk_len;
+
+               mmc_dev_data->size = size / MMCSD_SECTOR_SIZE;
+               if (mmc_dev_data->size == 0)
+                       return 0;
+       }
+       return 1;
+}
+
+unsigned char omap_mmc_read_sect(unsigned int start_sec, unsigned int num_bytes,
+                                mmc_card_data *mmc_c,
+                                unsigned int *output_buf)
+{
+       unsigned char err;
+       unsigned int argument;
+       unsigned int resp[4];
+       unsigned int num_sec_val =
+           (num_bytes + (MMCSD_SECTOR_SIZE - 1)) / MMCSD_SECTOR_SIZE;
+       unsigned int sec_inc_val;
+
+       if (num_sec_val == 0)
+               return 1;
+
+       if (mmc_c->mode == SECTOR_MODE) {
+               argument = start_sec;
+               sec_inc_val = 1;
+       } else {
+               argument = start_sec * MMCSD_SECTOR_SIZE;
+               sec_inc_val = MMCSD_SECTOR_SIZE;
+       }
+
+       while (num_sec_val) {
+               err = mmc_send_cmd(MMC_CMD17, argument, resp);
+               if (err != 1)
+                       return err;
+
+
+               err = mmc_read_data(output_buf);
+               if (err != 1)
+                       return err;
+
+               output_buf += (MMCSD_SECTOR_SIZE / 4);
+               argument += sec_inc_val;
+               num_sec_val--;
+       }
+       return 1;
+}
+
+unsigned char configure_mmc(mmc_card_data *mmc_card_cur)
+{
+       unsigned char ret_val;
+       unsigned int argument;
+       unsigned int resp[4];
+       unsigned int trans_fact, trans_unit, retries = 2;
+       unsigned int max_dtr;
+       int dsor;
+       mmc_csd_reg_t Card_CSD;
+       unsigned char trans_speed;
+
+       mmc_init_setup();
+
+       do {
+               ret_val = mmc_detect_card(mmc_card_cur);
+               retries--;
+       } while ((retries > 0) && (ret_val != 1));
+
+       argument = mmc_card_cur->RCA << 16;
+       ret_val = mmc_send_cmd(MMC_CMD9, argument, resp);
+       if (ret_val != 1)
+               return ret_val;
+
+       ((unsigned int *)&Card_CSD)[3] = resp[3];
+       ((unsigned int *)&Card_CSD)[2] = resp[2];
+       ((unsigned int *)&Card_CSD)[1] = resp[1];
+       ((unsigned int *)&Card_CSD)[0] = resp[0];
+
+       if (mmc_card_cur->card_type == MMC_CARD)
+               mmc_card_cur->version = Card_CSD.spec_vers;
+
+       trans_speed = Card_CSD.tran_speed;
+
+       ret_val = mmc_send_cmd(MMC_CMD4, MMC_DSR_DEFAULT << 16, resp);
+       if (ret_val != 1)
+               return ret_val;
+
+       trans_unit = trans_speed & MMC_CSD_TRAN_SPEED_UNIT_MASK;
+       trans_fact = trans_speed & MMC_CSD_TRAN_SPEED_FACTOR_MASK;
+
+       if (trans_unit > MMC_CSD_TRAN_SPEED_UNIT_100MHZ)
+               return 0;
+
+       if ((trans_fact < MMC_CSD_TRAN_SPEED_FACTOR_1_0) ||
+           (trans_fact > MMC_CSD_TRAN_SPEED_FACTOR_8_0))
+               return 0;
+
+       trans_unit >>= 0;
+       trans_fact >>= 3;
+
+       max_dtr = tran_exp[trans_unit] * tran_mant[trans_fact];
+       dsor = OMAP_MMC_MASTER_CLOCK / max_dtr;
+
+       if (dsor == 4)
+               dsor = 5;
+       if (dsor == 3)
+               dsor = 4;
+
+       ret_val = mmc_clock_config(CLK_MISC, dsor);
+       if (ret_val != 1)
+               return ret_val;
+
+       argument = mmc_card_cur->RCA << 16;
+       ret_val = mmc_send_cmd(MMC_CMD7_SELECT, argument, resp);
+       if (ret_val != 1)
+               return ret_val;
+
+       /* Configure the block length to 512 bytes */
+       argument = MMCSD_SECTOR_SIZE;
+       ret_val = mmc_send_cmd(MMC_CMD16, argument, resp);
+       if (ret_val != 1)
+               return ret_val;
+
+       /* get the card size in sectors */
+       ret_val = mmc_read_cardsize(mmc_card_cur, &Card_CSD);
+       if (ret_val != 1)
+               return ret_val;
+
+       return 1;
+}
+
+unsigned long mmc_bread(int dev_num, ulong blknr, ulong blkcnt, ulong *dst)
+{
+       omap_mmc_read_sect(blknr, (blkcnt * MMCSD_SECTOR_SIZE), &cur_card_data,
+                          (unsigned long *)dst);
+}
+
+int mmc_init(int verbose)
+{
+       unsigned char ret = 0;
+
+       ret = configure_mmc(&cur_card_data);
+       if (ret == 0)
+               return 0;
+
+       mmc_blk_dev.if_type = IF_TYPE_MMC;
+       mmc_blk_dev.part_type = PART_TYPE_DOS;
+       mmc_blk_dev.dev = 0;
+       mmc_blk_dev.lun = 0;
+       mmc_blk_dev.type = 0;
+
+       /* FIXME fill in the correct size (is set to 32MByte) */
+       mmc_blk_dev.blksz = MMCSD_SECTOR_SIZE;
+       mmc_blk_dev.lba = 0x10000;
+       mmc_blk_dev.removable = 0;
+       mmc_blk_dev.block_read = mmc_bread;
+
+       fat_register_device(&mmc_blk_dev, 1);
+
+       return 1;
+}
+
+int mmc_read(unsigned int src, unsigned char *dst, int size)
+{
+       /*
+        * NOT Implemented
+        */
+}
+int mmc_write(unsigned char *src, unsigned long dst, int size)
+{
+       /*
+        * NOT Implemented
+        */
+}
+
+int mmc2info(unsigned int addr)
+{
+       /*
+        * NOT Implemented
+        */
+}
+#endif
+
diff --git a/cpu/omap3/mmc_host_def.h b/cpu/omap3/mmc_host_def.h
new file mode 100755 (executable)
index 0000000..b5dd040
--- /dev/null
@@ -0,0 +1,164 @@
+/*
+ * (C) Copyright 2008
+ * Texas Instruments, <www.ti.com>
+ * Syed Mohammed Khasim <khasim@ti.com>
+ *
+ * See file CREDITS for list of people who contributed to this
+ * project.
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License as
+ * published by the Free Software Foundation's version 2 of
+ * the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ *
+ * You should have received a copy of the GNU General Public License
+ * along with this program; if not, write to the Free Software
+ * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
+ * MA 02111-1307 USA
+ */
+
+#ifndef MMC_HOST_DEFINITIONS_H
+#define MMC_HOST_DEFINITIONS_H
+
+/*
+ * OMAP HSMMC register definitions
+ */
+#define OMAP_HSMMC_SYSCONFIG   (*(unsigned int *) 0x4809C010)
+#define OMAP_HSMMC_SYSSTATUS   (*(unsigned int *) 0x4809C014)
+#define OMAP_HSMMC_CON                 (*(unsigned int *) 0x4809C02C)
+#define OMAP_HSMMC_BLK                 (*(unsigned int *) 0x4809C104)
+#define OMAP_HSMMC_ARG                 (*(unsigned int *) 0x4809C108)
+#define OMAP_HSMMC_CMD                 (*(unsigned int *) 0x4809C10C)
+#define OMAP_HSMMC_RSP10               (*(unsigned int *) 0x4809C110)
+#define OMAP_HSMMC_RSP32               (*(unsigned int *) 0x4809C114)
+#define OMAP_HSMMC_RSP54               (*(unsigned int *) 0x4809C118)
+#define OMAP_HSMMC_RSP76               (*(unsigned int *) 0x4809C11C)
+#define OMAP_HSMMC_DATA                        (*(unsigned int *) 0x4809C120)
+#define OMAP_HSMMC_PSTATE              (*(unsigned int *) 0x4809C124)
+#define OMAP_HSMMC_HCTL                        (*(unsigned int *) 0x4809C128)
+#define OMAP_HSMMC_SYSCTL              (*(unsigned int *) 0x4809C12C)
+#define OMAP_HSMMC_STAT                        (*(unsigned int *) 0x4809C130)
+#define OMAP_HSMMC_IE                  (*(unsigned int *) 0x4809C134)
+#define OMAP_HSMMC_CAPA                        (*(unsigned int *) 0x4809C140)
+
+/* T2 Register definitions */
+#define CONTROL_DEV_CONF0              (*(unsigned int *) 0x48002274)
+#define CONTROL_PBIAS_LITE             (*(unsigned int *) 0x48002520)
+
+/*
+ * OMAP HS MMC Bit definitions
+ */
+#define MMC_SOFTRESET                          (0x1 << 1)
+#define RESETDONE                                      (0x1 << 0)
+#define NOOPENDRAIN                                    (0x0 << 0)
+#define OPENDRAIN                                      (0x1 << 0)
+#define OD                                                     (0x1 << 0)
+#define INIT_NOINIT                                    (0x0 << 1)
+#define INIT_INITSTREAM                                (0x1 << 1)
+#define HR_NOHOSTRESP                          (0x0 << 2)
+#define STR_BLOCK                                      (0x0 << 3)
+#define MODE_FUNC                                      (0x0 << 4)
+#define DW8_1_4BITMODE                                 (0x0 << 5)
+#define MIT_CTO     &nb